CN102484113B - 半导体存储装置及其制造方法 - Google Patents

半导体存储装置及其制造方法 Download PDF

Info

Publication number
CN102484113B
CN102484113B CN201080037465.4A CN201080037465A CN102484113B CN 102484113 B CN102484113 B CN 102484113B CN 201080037465 A CN201080037465 A CN 201080037465A CN 102484113 B CN102484113 B CN 102484113B
Authority
CN
China
Prior art keywords
mentioned
lower electrode
resistance change
electrode material
change layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080037465.4A
Other languages
English (en)
Other versions
CN102484113A (zh
Inventor
三河巧
冈田崇志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN102484113A publication Critical patent/CN102484113A/zh
Application granted granted Critical
Publication of CN102484113B publication Critical patent/CN102484113B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一种不受基底的影响而稳定进行电阻变化、适合于大容量化的电阻变化型的半导体存储装置及其制造方法。本发明的半导体存储装置具备：在贯通第一层间绝缘层(102)而形成的第一接触孔(103)的内部形成的第一接触插塞(104)；与第一层间绝缘层(102)上的膜厚相比第一接触插塞(104)上的膜厚更厚且上表面平坦的下部电极(105)；电阻变化层(106)；以及上部电极(107)。下部电极(105)、电阻变化层(106)、上部电极(107)构成电阻变化元件。

Description

半导体存储装置及其制造方法
技术领域
本发明涉及电阻值根据电压脉冲的施加而变化的电阻变化型半导体存储装置。
背景技术
近年来，随着数字技术的发展，便携式信息设备和信息家电等电子设备的功能进一步提高。随着这些电子设备的功能提高，所使用的半导体元件的微细化及高速化飞速发展。其中，以闪存为代表的大容量的非易失性存储器的用途也飞速扩大。进而，作为代替该闪存的下一代的新型非易失性存储器，正在开展使用所谓电阻变化元件的电阻变化型的半导体存储装置的研究开发。在此，所谓电阻变化元件，指的是具有电阻值根据电信号而可逆变化的性质、并能够非易失地存储与该电阻值对应的信息的元件。
作为该电阻变化元件的一例，提出了层叠含氧率不同的过渡金属氧化物来用作电阻变化层的非易失性存储元件。公开了以下技术：在含氧率高的电阻变化层与电极相接触的界面处选择性地发生氧化·还原反应，来使电阻变化稳定(例如，参考专利文献1)。
现有的电阻变化元件具有下部电极、电阻变化层和上部电极。电阻变化层由第1电阻变化层和第2电阻变化层的层叠构造构成，且第1及第2电阻变化层由同种的过渡金属氧化物构成。形成第2电阻变化层的过渡金属氧化物的含氧率比形成第1电阻变化层的过渡金属氧化物的含氧率高。通过设为这种构造，在对电阻变化元件施加了电压的情况下，大部分电压施加于含氧率高而示出较高的电阻值的第2电阻变化层。另外，在其界面附近，还大量存在能够对反应做出贡献的氧。因此，在上部电极与第2电阻变化层之间的界面处，选择性地发生氧化·还原反应，能够稳定地实现电阻变化。
现有技术文献
专利文献
专利文献1：国际公开第2008/149484号
发明概要
发明要解决的问题
但是，若在现有条件下制造上述现有的电阻变化型的非易失性存储装置，则存在电阻变化特性不均匀的问题。
发明内容
本发明为了解决上述课题而做出，目的在于提供一种能够抑制电阻变化特性的不均匀的电阻变化型半导体存储装置及其制造方法。
解决课题所采用的手段
为达成上述目的，本发明的半导体存储装置包含：半导体基板；第一导电层，形成在上述半导体基板上；第一层间绝缘层，覆盖上述第一导电层而形成在上述半导体基板上；第一接触孔，贯通上述第一层间绝缘层并到达上述第一导电层；第一接触插塞，形成在上述第一接触孔的内部，且其上表面比上述第一层间绝缘层的上表面更靠下方；下部电极，覆盖上述第一接触插塞而形成在上述第一层间绝缘层上，上述第一接触插塞上的膜厚比上述第一层间绝缘层上的膜厚更厚，且其上表面被平坦化；电阻变化层，形成在上述下部电极上；以及上部电极，形成在上述电阻变化层上；上述下部电极、上述电阻变化层以及上述上部电极构成电阻变化元件，上述电阻变化层由第一电阻变化层和第二电阻变化层构成，该第一电阻变化层由过渡金属氧化物构成，该第二电阻变化层由含氧率比上述第一电阻变化层的含氧率高的过渡金属氧化物构成；通过使上述第二电阻变化层的一部分局部性地短路，转变到电阻变化能够开始的状态。
通过采用这样的结构，即使在第一接触插塞上部产生凹进，也由于该凹进的上方的下部电极厚，而能够使下部电极的上表面平坦。电阻变化层的形状及膜厚的不均匀仅取决于电阻变化层的成膜或氧化方法本身的本质性不均匀，而不受基底的形状的影响。因此，能够大幅降低由基底引起的每比特的电阻变化特性的不均匀。
在上述的半导体存储元件中，下部电极可以由多个层构成。因为能够将容易使上表面平坦化的导电性材料配置在下方，将作为电阻变化元件的电极而发挥功能的导电性材料配置在上方。
这里，可以是，在上述下部电极包括第一下部电极与在上述第一下部电极上设置的第二下部电极的情况下，上述第一下部电极在上述第一接触插塞上的上表面比在上述第一层间绝缘层上的上表面更靠下方，上述第二下部电极在上述第一接触插塞上的膜厚比在上述第一层间绝缘层上的膜厚更厚且上表面被平坦化，此外，也可以是，上述第一下部电极在上述第一接触插塞上的膜厚比在上述第一层间绝缘层上的膜厚更厚且上表面被平坦化，上述第二下部电极在上述第一层间绝缘层上的膜厚与在上述第一接触插塞上的膜厚相等。
通过采用这些中的任何一种结构，都能得到上表面被平坦化的下部电极。
此外，在上述的半导体存储元件中，可以是，电阻变化层由过渡金属氧化物构成，由含氧率低的第一电阻变化层与含氧率高的第二电阻变化层的层叠构造构成。根据本发明的效果，这是因为在电阻变化开始前需要初始击穿的元件中，也能使该初始击穿特性极其稳定。
本发明的半导体存储装置的制造方法，该半导体存储装置具有电阻变化元件，该电子变化元件包括：下部电极；电阻变化层，形成在上述下部电极上，包括由过渡金属氧化物构成的第一电阻变化层、和由含氧率比上述第一电阻变化层的含氧率高的过渡金属氧化物构成的第二电阻变化层；以及上部电极，形成在上述电阻变化层上；该半导体存储装置的制造方法具备以下工序：在半导体基板上形成第一导电层的工序；覆盖上述第一导电层而在上述半导体基板上形成第一层间绝缘层的工序；形成贯通上述第一层间绝缘层而到达上述第一导电层的第一接触孔的工序；在上述第一接触孔的内部，形成具有与上述第一层间绝缘层的上表面相比向上述基板侧凹进的构造的第一接触插塞的工序；覆盖上述第一接触插塞而在上述第一层间绝缘层上堆积成为上述下部电极的下部电极材料膜的工序；在堆积的上述下部电极材料膜中，在研磨对象到最后成为单一的材料的范围内研磨上述下部电极材料膜的上表面，直到上述凹进的构造的凹处消失，从而进行平坦化，并且使上述下部电极材料膜在整个面上残留，由此形成具有平坦的连续面的下部电极的工序；在上述下部电极材料膜上将成为上述电阻变化层的电阻变化层材料膜以及成为上述上部电极的上部电极材料膜按该顺序形成的工序；以及对上述下部电极材料膜、上述电阻变化层材料膜以及上述上部电极材料膜进行构图而形成上述电阻变化元件的工序。
此外，可以是，根据上述制造方法制造的半导体存储装置的下部电极由包括第一下部电极和第二下部电极的多个层构成，将上述下部电极材料膜形成为上表面平坦的形状的工序包括：覆盖上述第一接触插塞而在上述第一层间绝缘层上堆积成为上述第一下部电极的第一下部电极材料膜的工序；研磨所堆积的上述第一下部电极材料膜的上表面而进行平坦化的工序；以及在上述第一下部电极材料膜的被平坦化的上表面以均匀的厚度堆积成为上述第二下部电极的第二下部电极材料膜的工序。
此外，可以是，根据上述制造方法制造的半导体存储装置的下部电极由包括第一下部电极及第二下部电极的多个层构成，将上述下部电极材料膜形成为上表面平坦的形状的工序包括：覆盖上述第一接触插塞而在上述第一层间绝缘层上堆积成为上述第一下部电极的第一下部电极材料膜的工序；在所堆积的上述第一下部电极材料膜上堆积成为上述第二下部电极的第二下部电极材料膜的工序；以及研磨上述第二下部电极材料膜的上表面而进行平坦化的工序。
通过采用以上的制造方法，即使在第一接触插塞上部产生凹进，也能使该凹进的上方的下部电极的上表面几乎完全平坦。电阻变化层的形状以及膜厚的不均匀仅取决于电阻变化层的成膜或氧化方法本身的本质性不均匀，而不受基底的形状的影响。能够大幅降低由基底引起的每比特的电阻变化特性的不均匀。
此外，上述的半导体存储装置的制造方法中，特征在于，使下部电极的上表面或第一下部电极的上表面平坦化的工序是采用化学机械研磨法进行研磨的工序。因为通过采用化学机械研磨法进行研磨，能够显著改善下部电极的平坦度。
此外，也可以是，上述半导体存储装置的制造方法还包括通过使上述第二电阻变化层的一部分局部性地短路，设为电阻变化能够开始的状态的工序。
这样的制造方法尤其适用于制造通过初始击穿处理而处于上述第二电阻变化层能够开始电阻变化的电阻变化型元件。
此外，也可以是，上述半导体存储装置的制造方法用于上述第二电阻变化层的膜厚比上述凹处的横方向的宽度的大小薄的情况。
根据这样的制造方法，能够适当地抑制在第二电阻变化层的膜厚比上述凹处的横方向的宽度的大小薄的情况下产生的击穿率的不均匀。
发明效果
本发明的半导体存储装置，提供一种即使产生在电阻变化元件的下方的接触插塞上产生的凹进且该凹进量不均匀，也能在原理上使下部电极的上表面平坦的构造及其方法，具有抑制电阻变化层的形状及膜厚不均匀，降低电阻变化特性的不均匀的效果。这是因为，能够在原理上防止在平坦的下部电极上形成的电阻变化层的形状以及膜厚不均匀受到基底的形状的影响。特别是，能够极大地降低G比特级大容量存储器的一部分比特的误动作的概率，从而能够实现大容量的非易失性存储器。
附图说明
图1是表示本发明实施方式1的半导体存储装置的结构例的截面图。
图2中(a)～(k)是表示本发明实施方式1的半导体存储装置的要部的制造方法的截面图。
图3是表示本发明实施方式2的半导体存储装置的结构例的截面图。
图4中(a)～(h)是表示本发明实施方式2的半导体存储装置的要部的制造方法的截面图。
图5中(a)及(b)是表示由本发明得到的半导体存储装置的凹进(recess)量的改善效果的一例的图。
图6中(a)是示出本发明实施方式2的半导体存储装置的电阻变化特性图表，(b)是示出初始的击穿特性的图表。
图7是表示本发明实施方式3的半导体存储装置的结构例的截面图。
图8中(a)～(h)是表示本发明实施方式3的半导体存储装置的要部的制造方法的截面图。
图9是表示本发明实施方式4的半导体存储装置的结构例的截面图。
图10中(a)～(g)是表示本发明实施方式4的半导体存储装置的要部的制造方法的截面图。
图11是表示现有半导体存储装置的结构例的截面图。
图12中(a)是现有半导体存储装置的电阻变化元件的截面图，(b)是示出初始的击穿特性的图表。
具体实施方式
以下说明本发明者得知的电阻变化特性不均匀的结果及其原因。
在图11中，示出了搭载有电阻变化特性不均匀的现有电阻变化元件的电阻变化型半导体存储装置40的示意图。在基板100上形成第1布线101，覆盖该第1布线101，形成有第1层间绝缘层102。贯通第1层间绝缘层102而形成到达第1布线101的第1接触孔103，在其内部埋入形成有第1接触插塞104。覆盖第1接触插塞104而在第1层间绝缘层102上形成有由下部电极105、电阻变化层106及上部电极107构成的电阻变化元件。覆盖该电阻变化元件而形成第2层间绝缘层108，在贯通了第2层间绝缘层108的第2接触孔109的内部，埋入形成第2接触插塞110，连接上部电极107与第2布线111。电阻变化层106由第1电阻变化层106a和第2电阻变化层106b的层叠构造构成，且电阻变化层由同种过渡金属氧化物构成，构成第2电阻变化层106b的过渡金属氧化物的含氧率比构成第1电阻变化层106a的过渡金属氧化物的含氧率高。如图11的半导体存储装置40的示意图所示，电阻变化特性不均匀的现有电阻变化元件在第1接触插塞104与下部电极105之间的连接部分发生凹处。
图12表示电阻变化特性实际上不均匀的现有半导体存储装置的截面SEM照片及其电阻变化特性的不均匀。
图12(a)是现有半导体存储装置的实际试制的电阻变化元件的截面SEM照片。第1接触插塞104由钨构成。下部电极105由从上表面开始氮化钽(TaN)、氮化钛铝(TiAlN)及氮化钛(TiN)的层叠构造构成。另外，电阻变化层106采用氧化钽，含氧率相对低的第1电阻变化层106a由缺氧型的TaOx(0＜x＜2.5)构成，含氧率相对高的几nm的第2电阻变化层106b由TaOy(x＜y)构成，通常y采用2.5附近的值。上部电极107由铱构成，第2接触插塞110由钨构成。
由图12(a)也可得知，在第一接触插塞104与下部电极105之间的连接部分发生了凹处。以下，将该凹处部分称为凹进。凹进的大小影响下部电极105的形状，图12(a)中，在下部电极105的上表面发生了深度约40nm的凹处。可以得知，由于该下部电极105的凹处的发生，形成在其上部的电阻变化层106的中央部也成为凹处的形状。
图12(b)是示出含有多个图12(a)的电阻变化元件的芯片的初始击穿特性的图表。这里，初始击穿是指，最初对刚刚制造后的电阻变化元件施加了电压的情况下，使含氧率高的第二电阻变化层106b的一部局部短路，向电阻变化能够开始的状态转变的处理。此外，图12(b)的各曲线示出各不相同的芯片的击穿特性。这里，1个芯片形成有256个(比特)电阻变化元件。
图12(b)的横轴表示对电阻变化元件施加脉冲电压(3.3V)时的、所施加的脉冲电压的累积时间(对各芯片施加的脉冲电压的脉冲的时间宽度的合计)。此外，纵轴为击穿率，表示在1个芯片中成功击穿的电阻变化元件的比例。例如，图12(b)中的最上方的曲线(A)中，脉冲宽度为10ns时，击穿率在50％附近。此时，表示：在与曲线(A)对应的芯片中，芯片中存在的电阻变化元件的所有256比特中约128比特(256比特的50％)被击穿。此外，图12(b)的曲线(B)中，脉冲宽度为10ns时，击穿率在7％附近。此时，表示：在与曲线(B)对应的芯片中，芯片中存在的电阻变化元件的所有256比特中约17比特(256比特的7％)被击穿。
由图12(b)可知，即使所施加的脉冲电压的累积时间相同，各芯片中的击穿率也有非常大的不均匀。特别是，该不均匀在脉冲宽度小的一侧增大。
本发明者们推测原因如下。
不存在凹进的情况下，接触插塞上的第一电阻变化层106a的上表面处于平坦的状态，存在凹进的情况下，接触插塞上的第一电阻变化层106a处于转印了凹进的凹处的状态。不存在凹进的情况下，能够形成具有所期望的膜厚的第二电阻变化层106b，而存在凹进的情况下，形成比期望的膜厚薄的第二电阻变化层106b。这是因为，若在凹处区域上形成第二电阻变化层106b，则凹处区域的各处的溅射粒子能够到达的立体角小于在平坦部所预计的立体角。凹处区域的立体角根据凹进的深度而变小，因此随着凹进量的增大，第二电阻变化层106b形成得薄。第二电阻变化层106b的膜厚越薄，则即使脉冲宽度小也越容易击穿。
根据以上那样的凹进的深度的不均匀，第二电阻变化层106b的几nm的较薄的膜厚不均匀，由于该膜厚的不均匀而在芯片内混合存在以短时间的脉冲宽度击穿的比特(电阻变化元件)和以长时间的脉冲宽度击穿的比特(电阻变化元件)，并且该混合存在的比例在芯片间不均匀，因此，推测为产生如图12(b)所示的、击穿率不均匀的结果。
影响电阻变化层106的大部分电阻值的电阻变化层106b与凹进的宽度(图12(a)的凹进部的横向)的大小相比为几nm从而非常薄，因此预测即使发生了凹进、电阻变化层106b的膜厚不均匀也较小，所以，对发明者来说，当发生了凹进时击穿率如图12(b)那样有非常大的不均匀是预测外的结果。
并且，击穿时，所需要的脉冲宽度按每个电阻变化元件而不均匀，从而还存在以下问题。
首先，考虑将用于引起击穿的脉冲宽度对应于长时间侧的方法。但是，该情况下，对于在脉冲宽度为短时间侧发生击穿的比特(电阻变化元件)而言，由于脉冲宽度为长时间，因此会向构成比特的电阻变化元件注入过剩的电荷，从而使电阻变化元件的电阻变化特性的不均匀增加。此外，对用于按每比特引起击穿的脉冲宽度进行优化的情况下，能够使构成比特的电阻变化元件的击穿状态均匀。但是，在大容量存储器的情况下，对用于引起击穿的脉冲宽度进行优化所需要的检查时间变得庞大，实用性低。并且，在能够以短脉冲宽度击穿的比特(电阻变化元件)中，还有在控制击穿状态之前因噪声等而简单地击穿的比特，成为使电阻变化元件的电阻变化特性的不均匀增加的原因之一。
以下，参照附图来说明针对上述所发现的课题的本发明的实施方式。
(实施方式1)
[装置的结构]
图1是本发明实施方式1的半导体存储装置10的截面图。如图1所示，本实施方式1的半导体存储装置10具有形成有第1布线101的基板100、在该基板100上覆盖第1布线101而形成的由硅氧化膜(厚度500～1000nm，以下，无特别说明则尺寸表示层叠方向的大小)构成的第1层间绝缘层102、以及在贯通该第1层间绝缘层102并到达第1布线101而形成的第1接触孔103(50～300nmφ)的内部埋入钨作为主成分而得到的第1接触插塞(Contact plug)104。第1接触插塞104的上表面与第1层间绝缘层102的上表面不连续，在该不连续部发生凹进(深度5～50nm)。而且，在第1层间绝缘层102上，覆盖第1接触插塞104而形成了具有由氮化钽构成的下部电极105(厚度5～100nm)、电阻变化层106(厚度20～100nm)以及由贵金属(白金、铱、钯等)构成的上部电极107(厚度5～100nm)的电阻变化元件。该下部电极105的上表面在将第一接触插塞104横切的方向上也具有极高的平坦度，维持连续面。覆盖该电阻变化元件而形成由硅氧化膜(厚度500～1000nm)构成的第2层间绝缘层108，贯通该第2层间绝缘层108而形成到达上部电极107的第2接触孔109(50～300nmφ)，在其内部形成有以钨为主成分的第2接触插塞110。在第2层间绝缘层108上，覆盖第2接触插塞110而形成了第2布线111。
在此，电阻变化层106由第1电阻变化层106a和第2电阻变化层106b的层叠构造构成，并且电阻变化层106由缺氧型的过渡金属氧化物构成，形成第2电阻变化层106b的过渡金属氧化物的含氧率比形成第1电阻变化层106a的过渡金属氧化物的含氧率高。第一电阻变化层106a可以是TaOx(0.8≤x≤1.9)，第二电阻变化层106b可以是TaOy(2.1≤y＜2.5)。此外，第一电阻变化层106a可以是HfOx(0.9≤x≤1.6)，第二电阻变化层106b可以是HfOy(1.8＜y＜2.0)。此外，第一电阻变化层106a可以是ZrOx(0.9≤x≤1.4)，第二电阻变化层106b可以是ZrOy(1.9＜y＜2.0)。第一电阻变化层106a的膜厚为10nm以上、100nm以下的程度。第二电阻变化层106b的膜厚为1nm以上、10nm以下的程度。
根据这样的结构，下部电极105还埋入形成到在第一接触孔103内部的第一接触插塞104的上部发生的凹进部分，尽管如此，下部电极105的上表面平坦。结果，上述第一接触插塞104上的下部电极105的膜厚比第一层间绝缘层102上的下部电极105的膜厚更厚。由于下部电极105的上表面的平坦度良好，因此电阻变化层106的形状及膜厚不均匀得到抑制，能够降低电阻变化特性的不均匀。尤其是，膜更薄且含氧率高而成为高电阻的第二电阻变化层106b的膜厚不均匀得到抑制，初始的击穿动作稳定，从而能够大幅降低每比特的不均匀，实现大容量的非易失性存储器。
另外，本实施方式中，将含氧量高的第二电阻变化层106b配置在与上部电极107接触的上面，并且上部电极107选择标准电极电位比构成电阻变化层106的过渡金属高的贵金属，从而在与上部电极107之间的界面处优先发现电阻变化现象。但是，也可以是，将含氧量高的第二电阻变化层106b配置在与下部电极105接触的下面，并且下部电极105选择标准电极电位更高的贵金属，从而在与下部电极105之间的界面处优先发现电阻变化现象。
[制造方法]
图2(a)～(k)是表示本发明实施方式1的半导体存储装置10的要部的制造方法的截面图。采用这些图来说明本实施方式1的半导体存储装置10的要部的制造方法。
如图2(a)所示，在形成第1布线101的工序中，在形成有晶体管、下层布线等的基板100上，形成由铝构成的导电层(厚度400～600nm)，将其构图，由此形成第1布线101。
接着，如图2(b)所示，在形成第1层间绝缘层102的工序中，覆盖第1布线101而在基板100上形成绝缘层之后，对上表面进行平坦化，由此形成第1层间绝缘层102(厚度500～1000nm)。对于第1层间绝缘层102，可以使用等离子TEOS膜、为了减小布线间的寄生电容而使用含氟氧化物(例如FSG)及low－k材料等。
接着，如图2(c)所示，在形成第1接触孔103的工序中，使用希望的掩模来进行构图，形成贯通第1层间绝缘层102并到达第1布线101的第1接触孔103(50～300nmφ)。在此，在第1布线101的宽度小于第1接触孔103的情况下，由于掩模对位偏差的影响，第1布线101与第1接触插塞104接触的面积改变，例如单元电流发生变动。从防止这种情况的观点出发，采用第1布线101的宽度大于第1接触孔103的外形。
接着，如图2(d)所示，在形成第1接触插塞104的工序中，首先，在下层以溅射法形成作为密接层、扩散阻挡层发挥作用的氮化钛/钛(TiN/Ti)层(厚度5～30nm)，并在上层以CVD法形成作为主成分的钨(W)层(厚度200～400nm)。此时，第1接触孔103由之后成为第1接触插塞104的层叠构造的导电层104’(第1接触插塞材料膜)填充。其中，第1接触孔103上的导电层104’的上表面反映出基底的形状，产生凹处(深度5～100nm)。
接着，如图2(e)所示，在形成第1接触插塞104的工序中，直到第1层间绝缘层102露出为止，使用化学机械研磨法(CMP法)对晶片的整个面进行平坦化研磨，除去第1层间绝缘层102上的不需要的导电层104’，在第1接触孔103的内部形成第1接触插塞104。此时，第1接触插塞104的上表面与第1层间绝缘层102的上表面不连续，在该不连续部发生了凹进(深度5～50nm)。这是因为，构成第1层间绝缘层102和第1接触插塞104的材料是绝缘体和导电体而必然不同，因此CMP法的研磨速率不同。这是在使用不同种类的材料的情况下必然发生的不可避免的现象。
接着，如图2(f)所示，在形成下部电极105的工序中，覆盖第1接触插塞104而在第1层间绝缘层102上，以溅射法形成后来成为下部电极105的由氮化钽(TaN)构成的导电层105’(厚度50～200nm)(下部电极材料膜)。导电层105’还埋入到在第1接触孔103内部的第1接触插塞104的上部所发生的凹进的部分而形成。另外，与上述相同，第1接触插塞104上的导电层105’的上表面反映出基底的形状，产生凹处。
接着，如图2(g)所示，在形成下部电极105的工序中，使用化学机械研磨法(CMP法)对晶片的整个面进行平坦化研磨，形成在构图后成为下部电极105的导电层105”(厚度20～100nm)。该工序的关键在于，对导电层105’进行平坦化研磨，直到图2(f)中产生的上述凹处消失为止，并在整个面上残留导电层105”。通过这种制造方法，该导电层105”的上表面即使在将第一接触插塞104横切的方向上也具有极高的平坦度而能够维持连续面。这是因为，与形成第1接触插塞104的情况不同，由于在中途停止导电层105”的研磨，研磨对象直到最后都为单一的材料，能够在原理上避免CMP法的研磨速率局部性不同的情况。
接着，如图2(h)所示，在形成电阻变化层106的工序中，在导电层105”上形成由过渡金属氧化物构成的第一电阻变化层106a’(第一电阻变化层材料膜)。作为第一电阻变化层106a’，例如能够由缺氧型的氧化钽(TaOx，0＜x＜2.5)构成。该情况下，能够通过在氩和氧气的气氛中对钽靶进行溅射的、所谓的反应性溅射法形成缺氧型的氧化钽。其含氧率为44～65atm％，其电阻率为2～50mΩcm，膜厚为20～100nm。接着，在第一电阻变化层106a’上，形成含氧率更高的第二电阻变化层106b’(第二电阻变化层材料膜)。第二电阻变化层106b’同样能够由缺氧型的氧化钽构成。该情况下，通过在氧气气氛中对钽靶进行溅射的反应性溅射法来形成。其含氧率为68～71atm％，其电阻率为1E7(107)mΩcm以上，膜厚为3～10nm。这里，示出了采用反应性溅射来形成的例子，但可也以用等离子氧化对表层进行氧化而形成含氧率高的过渡金属氧化物层。溅射法难以实现含有化学计量学以上的氧，但若进行等离子氧化处理则能够将氧注入到钽氧化物的晶粒边界、缺陷等中，形成具有更高含氧率的过渡金属氧化物层，因此对漏电流的抑制有效果。此外，也可以采用在氧气气氛中对钽氧化物靶进行溅射的反应性溅射法。
接着，如图2(i)所示，在形成上部电极107的工序中，在第2电阻变化层106b’上，形成在构图后成为上部电极107的由贵金属(白金、铱、钯等)构成的导电层107’(上部电极材料膜)。
接着，如图2(j)所示，在形成电阻变化元件的工序中，使用希望的掩模，对导电层105”、第1电阻变化层106a’、第2电阻变化层106b’及导电层107’进行构图，形成由下部电极105、上部电极107夹持由第1电阻变化层106a、第2电阻变化层106b的2层叠层构成的电阻变化层106而成的电阻变化元件。作为标准电极电位比构成电阻变化层106的过渡金属高的材料，代表性的贵金属等难以蚀刻，因此在用于上部电极的情况下，也可以将其作为硬掩模(hard mask)来形成电阻变化元件。在本工序中，使用相同的掩模统一进行构图，但也可以按每个工序进行构图。
最后，如图2(k)所示，覆盖电阻变化元件而形成第2层间绝缘层108(厚度500～1000nm)，通过与图2(b)、图2(c)同样的制造方法，形成其第2接触孔109及第2接触插塞110。然后，覆盖第2接触插塞110而形成第2布线111，完成半导体存储装置10。
通过采用以上制造方法，即使在第一接触插塞上部发生凹进，也能使该凹进的上方的下部电极的上表面大致完全平坦。电阻变化层的形状以及膜厚的不均匀仅取决于电阻变化层的成膜或氧化方法本身的本质性的不均匀，而不受基底形状的影响。能够大幅降低由基底引起的每比特的电阻变化特性的不均匀，能够实现大容量的半导体存储装置。
(实施方式2)
[装置的结构]
图3是本发明实施方式2的半导体存储装置20的截面图。图3中，对与图1相同的结构要素采用相同符号而省略说明。如图3所示，本实施方式2的半导体存储装置20与本实施方式1的半导体存储装置10的区别在于下部电极105的构造的不同。半导体存储装置20中，下部电极105由第一下部电极105a和第二下部电极105b的层叠构造构成。第一下部电极105a(厚度5～50nm)同时实现用于防止第一接触插塞104的W扩散的扩散阻挡的功能、和维持与第一层间绝缘层102的密接性的功能，例如由氮化钛铝(TiAlN)和氮化钛(TiN)的层叠构造构成。第二下部电极105b(厚度10～50nm)由起到电阻变化元件的电极的功能的氮化钽(TaN)构成。该下部电极105的上表面与半导体存储装置10同样，在横切第一接触插塞104的方向上也具有极高的平坦度，维持连续面。
根据这样的结构，下部电极105a埋入到在第一接触孔103内部的第一接触插塞104的上部发生的凹进部分而形成，尽管如此，第二下部电极105b的上表面平坦。结果，上述第一接触插塞104上的第二下部电极105b的膜厚比第一层间绝缘层102上的第二下部电极105b的膜厚厚。由于下部电极105的上表面的平坦性良好，因此电阻变化层106的形状及膜厚不均匀得到抑制，能够降低电阻变化特性的不均匀。
尤其是，膜更薄且含氧率高而成为高电阻的第二电阻变化层106b的膜厚不均匀得到抑制，初始的击穿动作稳定，从而能够大幅降低每比特的不均匀，实现大容量的非易失性存储器。
[制造方法]
图4(a)～(h)是表示本发明实施方式2的半导体存储装置20的要部的制造方法的截面图。利用这些图来说明本实施方式2的半导体存储装置20的要部的制造方法。此外，图4(a)以前的工序与图2(a)～图2(d)相同因此省略说明。
如图4(a)所示，在形成第一接触插塞104的工序中，使用化学机械研磨法(CMP法)对晶片的整个面进行平坦化研磨，除去第1层间绝缘层上的不需要的导电层104’，在第1接触孔103的内部形成第1接触插塞104。此时，第1接触插塞104的上表面与第1层间绝缘层102的上表面不连续，在该不连续部发生了凹进(深度5～50nm)。
接着，如图4(b)所示，在形成第一下部电极105a的工序中，覆盖第一接触插塞104而在第一层间绝缘层102上，以溅射法形成后来成为第一下部电极105a的由氮化钛铝(TiAlN)和氮化钛(TiN)的层叠构造构成的导电层105a’(厚度20～50nm)(第一下部电极材料膜)。这里，氮化钛(TiN)层作为密接层形成在第一接触插塞104侧。导电层105a’还埋入到在第1接触孔103内部的第1接触插塞104的上部所发生的凹进的部分而形成。另外，与之前相同，第1接触插塞104上的导电层105’的上表面反映出基底的形状，产生凹处。
接着，如图4(c)所示，在形成第二下部电极105b的工序中，在第一下部电极105a’上，以溅射法形成后来成为第二下部电极105b的由氮化钽(TaN)构成的导电层105b’(厚度50～200nm)(第二下部电极材料膜)。与之前相同，第一接触插塞104上的导电层105b’的上表面反映出基底的形状，产生凹处。
接着，如图4(d)所示，在形成第二下部电极105b的工序中，使用化学机械研磨法(CMP法)对晶片的整个面进行平坦化研磨，形成在构图后成为第二下部电极105b的导电层105b”(厚度20～100nm)。该工序的关键在于，对导电层105b’进行平坦化研磨，直到图4(c)中产生的上述凹处消失为止，并在整个面上残留导电层105b”。通过这种制造方法，该导电层105b”的上表面在将第一接触插塞104横切的方向上也具有极高的平坦度，能够维持连续面。这是因为，与形成第1接触插塞104的情况不同，由于在中途停止导电层105b”的研磨，因此研磨对象直到最后都为单一的材料，能够在原理上避免CMP法的研磨速率局部性不同的情况。
图4(d)以后的图4(e)～(h)的工序与上述图2(h)～(k)相同，因此省略说明。
(实施例)
图5(a)及(b)示出由本发明得到的半导体存储装置20的结构例中凹进量的改善效果的一例。图5(a)示出现有半导体存储装置40的电阻变化元件刚刚形成之后的工序中途的截面图，图5(b)示出本发明实施方式2的半导体存储装置20的电阻变化元件刚刚形成之后的工序中途的截面图。无论在哪个构造中，下部电极都采用氮化钽(TaN)、氮化钛铝(TiAlN)以及氮化钛(TiN)的层叠构造，电阻变化层都采用氧化钽(TaOx)，上部电极都采用白金(Pt)。此外，图5(a)、(b)各自的下部所示的AFM(原子间力显微镜)的信号图是在作为下部电极的导电层形成后取得的。现有的半导体存储装置40仅使导电层成膜，而本发明的半导体存储装置20中，实施相当于图4(d)的下部电极的上表面的平坦化。由图可知，现有的半导体存储装置40中，反映出第一接触插塞104的凹进而在下部电极上测定出27nm的凹处，而本发明的半导体存储装置20中，下部电极的上表面几乎完全平坦，凹进完全消失。
图6(a)是示出本发明实施方式2的半导体存储装置20的电阻变化特性的图表。采用的样品是按照图4的工艺流程而形成的半导体存储装置20(上部电极是铱)，对于该样品，以下部电极为基准而对上部电极施加-2.0V(低电阻化时)和+3.0V(高电阻化时)的电压脉冲。纵轴是电阻变化元件的电阻值，横轴是施加的脉冲的次数，由图6(a)可知，即使对于100次以上的脉冲施加，也稳定地进行1格以上的电阻变化。
此外，图6(b)是示出该样品的256比特阵列的初始击穿特性的图表。横轴示出施加脉冲电压(3.3V)时的脉冲宽度，纵轴示出256比特的全部比特击穿为止的累积击穿率。1个1个的曲线示出对不同芯片取得的击穿特性。由图可知，发生击穿的时间的不均匀大幅降低。
(实施方式3)
[装置的结构]
图7是本发明实施方式3的半导体存储装置30的截面图。图7中，对与图3相同的结构要素使用同样的符号而省略说明。如图7所示，本实施方式3的半导体存储装置30与本实施方式2的半导体存储装置20同样，由第一下部电极105a与第二下部电极105b的层叠构造构成。但是，不同点在于，半导体存储装置30中，第一下部电极105a及第二下部电极105b的上表面都平坦。这是因为，将容易使上表面平坦化的导电性材料配置在下方，将作为电阻变化元件的电极而发挥功能的导电性材料配置在上方。
根据这样的结构，第一下部电极105a埋入到在第一接触孔103内部的第一接触插塞104的上部发生的凹进的部分而形成，尽管如此，也能使第一下部电极105a的上表面平坦。结果，上述第一接触插塞104上的第一下部电极105a的膜厚比第一层间绝缘层102上的第一下部电极105a的膜厚厚。由于下部电极的上表面的平坦性良好，因此电阻变化层106的形状及膜厚不均匀得到抑制，能够降低电阻变化特性的不均匀。尤其是，膜更薄且含氧率高而成为高电阻的第二电阻变化层106b的膜厚不均匀得到抑制，初始的击穿动作稳定，从而能够大幅降低每比特的不均匀，实现大容量的非易失性存储器。
[制造方法]
图8(a)～图8(h)是表示本发明实施方式3的半导体存储装置30的要部的制造方法的截面图。使用这些图来说明本实施方式3的半导体存储装置30的要部的制造方法。此外，图8(a)以前的工序与图2(a)～(d)相同，因此省略说明。
如图8(a)所示，在形成第一接触插塞104的工序中，使用化学机械研磨法(CMP法)对晶片的整个面进行平坦化研磨，除去第1层间绝缘层102上的不需要的导电层104’，在第1接触孔103的内部形成第1接触插塞104。此时，第1接触插塞104的上表面与第1层间绝缘层102的上表面不连续，在该不连续部发生了凹进(深度5～50nm)。
接着，如图8(b)所示，在形成第一下部电极105a的工序中，覆盖第一接触插塞104而在第一层间绝缘层102上，以溅射法形成后来成为第一下部电极105的由氮化钽构成的导电层105a’(厚度50～200nm)(第一下部电极材料膜)。导电层105a’还埋入到在第一接触孔103内部的第一接触插塞104的上部产生的凹进的部分而形成。第一接触插塞104上的导电层105a’的上表面反映出基底的形状，产生凹处。
接着，如图8(c)所示，在形成第一下部电极105a的工序中，使用化学机械研磨法(CMP法)对晶片的整个面进行平坦化研磨，形成在构图后成为第一下部电极105a的导电层105a”(厚度20～100nm)。该工序的关键在于，对导电层105a’进行平坦化研磨，直到图8(b)中产生的上述凹处消失为止，并在整个面上残留导电层105a”。通过这种制造方法，该导电层105a”的上表面在将第一接触插塞104横切的方向上也具有极高的平坦度而能够维持连续面。这是因为，与形成第1接触插塞104的情况不同，由于在中途停止导电层105a”的研磨，因此研磨对象直到最后都为单一的材料，能够在原理上避免CMP法的研磨速率局部性不同的情况。
接着，如图8(d)所示，在形成第二下部电极105b的工序中，在第一下部电极105a”上，以溅射法形成后来成为第二下部电极105b的由贵金属(白金、铱、钯等)构成的导电层105b’(厚度50～200nm)。
接着，如图8(e)所示，在形成电阻变化层106的工序中，在导电层105b’上，形成由过渡金属氧化物构成的第二电阻变化层106b’。这里，通过在氩和氧气的气氛中对钽靶进行溅射的、所谓的反应性溅射法来形成。其含氧率为68～71atm％，其电阻率为1E7(107)mΩcm以上，膜厚为3～10nm。并且，也可以是，将用反应性溅射形成的膜通过等离子氧化而进行氧化，形成含氧率最高的过渡金属氧化物层。溅射法难以实现含有化学计量学以上的氧，但若进行等离子氧化处理则能够将氧注入到钽氧化物的晶粒边界、缺陷等中而形成具有更高含氧率的过渡金属氧化物层，因此对漏电流的抑制有效果。此外，也可以采用在氧气气氛中对钽氧化物靶进行溅射的反应性溅射法。接着，在第二电阻变化层106b’上，形成含氧率更低的第一电阻变化层106a’。同样地，通过在氧气气氛中对钽靶进行溅射的反应性溅射法来形成。这里，其含氧率为44～65atm％，其电阻率为2～50mΩcm，膜厚为20～100nm。
接着，如图8(f)所示，在形成上部电极107的工序中，在第一电阻变化层106a’上，形成在构图后成为上部电极107的由氮化钽构成的导电层107’。
接着，如图8(g)所示，在形成电阻变化元件的工序中，使用希望的掩模，对导电层105a”、导电层105b’、第二电阻变化层106b’、第一电阻变化层106a’以及导电层107’进行构图，形成由下部电极105、上部电极107夹持由第2电阻变化层106b、第1电阻变化层106a的2层叠层构成的电阻变化层106而成的电阻变化元件。本工序中，使用相同的掩模统一进行构图，但也可以按每个工序进行构图。
最后，如图8(h)所示，覆盖电阻变化元件而形成第二层间绝缘层108(500～1000nm)，采用与图2(b)、图2(c)相同的制造方法，形成该第二接触孔109以及第二接触插塞110。之后覆盖第二接触插塞110而形成第二布线111，半导体存储装置完成。
通过采用以上的制造方法，即使在第一接触插塞上部发生凹进，也能使该凹进的上方的下部电极的上表面几乎完全平坦。电阻变化层的形状及膜厚的不均匀仅取决于电阻变化层的成膜或氧化方法本身的本质性的不均匀，而不受基底形状的影响。能够大幅降低由基底引起的每比特的电阻变化特性的不均匀，能够实现大容量的半导体存储装置。此外，通过使下部电极的结构为多个，将对其上表面容易进行平坦化的导电性材料配置在下方，将作为电阻变化元件的电极而发挥功能的导电性材料配置在上方，从而能够飞跃性地扩大材料选择的范围。
(实施方式4)
[装置的结构]
图9是本发明实施方式4的半导体存储装置35的截面图。图9中，对与图1相同的结构要素使用相同的符号而省略说明。
如图9所示，共通点在于，本实施方式4的半导体存储装置35与本实施方式1的半导体存储装置10同样，电阻变化元件的下部电极105的上表面被平坦化。但是，不同点在于，半导体存储装置35中，在电阻变化元件的下方，组装有二极管元件的下部电极112、半导体层113、二极管元件的上部电极114和二极管元件。即，电阻变化元件与二极管元件作为一体而形成元件。虽然采用将二极管元件的上部电极114与电阻变化元件的下部电极105共用的构造，但也可以分别构成。这里，二极管元件的下部电极112的上表面被平坦化，在其上部形成的半导体层113、第一电阻变化层106a、第二电阻变化层106b的元件膜的上表面大致平坦地形成。
根据这样的结构，二极管元件的下部电极112还埋入到在第一接触孔103内部的第一接触插塞104的上部发生的凹进的部分而形成，尽管如此，也能使二极管元件的下部电极112的上表面平坦。结果，上述第一接触插塞104上的二极管元件的下部电极112的膜厚比第一层间绝缘层102上的二极管元件的下部电极112的膜厚厚。
由于二极管元件的下部电极的上表面的平坦性良好，从而半导体层113大致平坦地形成，因此，不会局部性地产生漏通路(leak path)，能够防止整流特性的降低。因此，在本比特为非选择的情况下，只流过极低的漏电流，不会妨碍所选择的比特的读出、写入动作。因此，能够增大存储器的阵列尺寸，实现高集成化、大容量化。
此外，由于其上方的电阻变化元件的下部电极的上表面良好，从而电阻变化层106的形状及膜厚不均匀得到抑制，能够降低电阻变化特性的不均匀。尤其是，膜更薄且含氧率高、成为高电阻的第二电阻变化层106b的膜厚不均匀得到抑制，初始的击穿动作稳定，从而能够大幅降低每比特的不均匀，实现大容量的非易失性存储器。
[制造方法]
图10(a)～(g)是表示本发明实施方式4的半导体存储装置35的要部的制造方法的截面图。使用这些图来说明本实施方式4的半导体存储装置35的要部的制造方法。此外，图10(a)以前的工序与图2(a)～(d)相同，因此省略说明。
如图10(a)所示，在形成第一接触插塞104的工序中，使用化学机械研磨法(CMP法)对晶片的整个面进行平坦化研磨，除去第1层间绝缘层102上的不需要的导电层104’，在第1接触孔103的内部形成第1接触插塞104。此时，第1接触插塞104的上表面与第1层间绝缘层102的上表面不连续，在该不连续部发生了凹进(深度5～50nm)。
接着，如图10(b)所示，在形成二极管元件的下部电极112的工序中，覆盖第一接触插塞104而在第一层间绝缘层102上，以溅射法形成后来成为二极管元件的下部电极112的导电层112’(例如膜厚50～200nm的氮化钽等)。导电层112’还埋入形成到在第一接触孔103内部的第一接触插塞104的上部发生的凹进的部分。第一接触插塞104上的导电层112’的上表面反映出基底的形状，产生凹处。
接着，如图10(c)所示，在形成二极管元件的下部电极112的工序中，使用化学机械研磨法(CMP法)对晶片的整个面进行平坦化研磨，形成在构图后成为二极管元件的下部电极112的导电层112”(厚度20～100nm)。该工序的关键在于，对导电层112’进行平坦化研磨，直到图10(b)中产生的上述凹处消失为止，并在整个面上残留导电层112”。通过这种制造方法，该导电层112”的上表面在将第一接触插塞104横切的方向上也具有极高的平坦度而能够维持连续面。这是因为，与形成第1接触插塞104的情况不同，由于在中途停止导电层112”的研磨，因此研磨对象直到最后都为单一的材料，能够在原理上避免CMP法的研磨速率局部性不同的情况。
接着，如图10(d)所示，在形成二极管元件的半导体层113、上部电极114的工序中，在导电层112”上堆积半导体层113’，进而在半导体层113’上堆积成为二极管元件的上部电极的导电层114’。半导体层113’能够使用例如添加了氮的硅(氮化硅)等，通过氮化硅的溅射法例如堆积形成5～30nm的厚度。此外，成为二极管元件的上部电极的导电层114’例如将氮化钽通过溅射法堆积形成20～50nm的厚度。二极管元件的上部电极114也可以兼作电阻变化元件的下部电极105。
接着，如图10(e)所示，在形成电阻变化层106、上部电极107的工序中，在导电层114’(105’)上，形成由过渡金属氧化物构成的第一电阻变化层106a’。这里，作为过渡金属氧化物而使用钽氧化物，通过在氩和氧气的气氛中对钽靶进行溅射的所谓反应性溅射法来形成第一电阻变化层106a’。其含氧率为44～65atm％，其电阻率为2～50mΩcm，膜厚为20～100nm。接着，在第一电阻变化层106a’上，形成含氧率更高的第二电阻变化层106b’。与第一电阻变化层106a’同样地，通过在氧气气氛中对钽靶进行溅射的反应性溅射法来形成。这里，其含氧率为68～71atm％，其电阻率为1E7(107)mΩcm以上，膜厚为3～10nm。并且，也可以将采用反应性溅射而形成的膜通过等离子氧化而进行氧化，形成含氧率最高的过渡金属氧化物层。溅射法难以实现含有化学计量学以上的氧，但若进行等离子氧化处理则能够将氧注入到钽氧化物的晶粒边界、缺陷等中而形成具有更高含氧率的过渡金属氧化物层，因此对漏电流的抑制有效果。此外，也可以采用在氧气气氛中对钽氧化物靶进行溅射的反应性溅射法。接着，在第二电阻变化层106b’上，形成在图像间后成为上部电极107的由氮化钽构成的导电层107’。
接着，如图10(f)所示，在形成电阻变化元件及二极管元件的工序中，使用希望的掩模，将导电层112”、半导体层113’、导电层114’、第一电阻变化层106a’、第二电阻变化层106b’以及导电层107’进行构图，将由电极夹持半导体层113的二极管元件、和由电极夹持由2层层叠构成的电阻变化层106的电阻变化元件一体形成。本工序中，使用相同的掩模统一进行构图，但也可以按每个工序进行构图。
最后，如图10(g)所示，覆盖电阻变化元件而形成第二层间绝缘层108(厚度500～1000nm)，通过与图2(b)、图2(c)相同的制造方法，形成第二接触孔109及第二接触插塞110。之后覆盖第二接触插塞110而形成第二布线111，半导体存储装置完成。
通过采用以上的制造方法，即使在第一接触插塞上部发生凹进，也能使该凹进的上方的二极管元件的下部电极的上表面几乎完全平坦。半导体层、电阻变化层的形状以及膜厚的不均匀仅取决于半导体层、电阻变化层的成膜或氧化方法本身的本质性的不均匀，而不受基底形状的影响。能够防止二极管的局部性的漏电流的增加，并大幅降低电阻变化特性的不均匀，实现大容量的半导体存储装置。
另外，上述的实施方式的说明中，以第一电阻变化层和第二电阻变化层为钽氧化物、铪氧化物、锆氧化物的层叠构造的情况为例进行了说明，但只要是发现电阻变化的物质即可，也可以是其它过渡金属氧化物。可由上述动作机理得知，通过提供基于本发明的、在原理上使下部电极的上表面平坦的构造及其方法，电阻变化层的形状及膜厚不均匀得到抑制、电阻变化特性的不均匀得到降低的效果不限于电阻变化层为钽氧化物、铪氧化物、锆氧化物的情况。
工业实用性
本发明提供电阻变化型的半导体存储装置及其制造方法，能够实现动作稳定、可靠性高的非易失性存储器，因此适用于采用非易失性存储器的各种电子设备领域。
符号说明
10  本发明实施方式1的电阻变化型的半导体存储装置
20  本发明实施方式2的电阻变化型的半导体存储装置
30  本发明实施方式3的电阻变化型的半导体存储装置
35  本发明实施方式4的电阻变化型的半导体存储装置
40  现有的电阻变化型的半导体存储装置
100  基板
101  第一布线
102  第一层间绝缘层
103  第一接触孔
104  第一接触插塞
104’ 成为第一接触插塞的导电层
105  下部电极
105’、105”  成为下部电极的导电层(下部电极材料膜)
105a  第一下部电极
105a’、105a”  成为第一下部电极的导电层(第一下部电极材料膜)
105b  第二下部电极
105b’、105b”  成为第二下部电极的导电层(第二下部电极材料膜)
106  电阻变化层
106a、106a’  第一电阻变化层(第一电阻变化层材料膜)
106b、106b’  第二电阻变化层(第二电阻变化层材料膜)
107  上部电极
107’  成为上部电极的导电层(上部电极材料膜)
108  第二层间绝缘层
109  第二接触孔
110  第二接触插塞
111  第二布线
112  二极管元件的下部电极
112’、112”  成为二极管元件的下部电极的导电层
113、113’  半导体层
114  二极管元件的上部电极
114’  成为二极管元件的上部电极的导电层

Claims (9)

1.一种半导体存储装置的制造方法，
该半导体存储装置具有电阻变化元件，该电阻变化元件包括：
下部电极；
电阻变化层，形成在上述下部电极上，包括由过渡金属氧化物构成的第一电阻变化层、和由含氧率比上述第一电阻变化层的含氧率高的过渡金属氧化物构成的第二电阻变化层；以及
上部电极，形成在上述电阻变化层上；
该半导体存储装置的制造方法包括以下工序：
在半导体基板上形成第一导电层的工序；
覆盖上述第一导电层而在上述半导体基板上形成第一层间绝缘层的工序；
形成贯通上述第一层间绝缘层而到达上述第一导电层的第一接触孔的工序；
在上述第一接触孔的内部，形成具有与上述第一层间绝缘层的上表面相比向上述半导体基板侧凹进的构造的第一接触插塞的工序；
覆盖上述第一层间绝缘层及上述第一接触插塞而堆积在上述凹进的构造的上方具有凹部的下部电极材料膜的工序；
在堆积的上述下部电极材料膜中，在研磨对象直到最后为止为单一的材料的范围内对上述下部电极材料膜的上表面进行研磨，直到上述凹部消失，从而进行平坦化，并且，使上述下部电极材料膜在整个面上残留，由此形成具有平坦的连续面的上述下部电极材料膜的工序；
在上述下部电极材料膜上，将电阻变化层材料膜以及上部电极材料膜按该顺序形成的工序；以及
对上述下部电极材料膜、上述电阻变化层材料膜以及上述上部电极材料膜进行构图而形成由上述下部电极、上述电阻变化层以及上述上部电极构成的上述电阻变化元件的工序。
2.如权利要求1所述的半导体存储装置的制造方法，
上述下部电极由包括第一下部电极以及第二下部电极的多个层构成；
对上述下部电极材料膜的上表面进行平坦化的工序包括：
覆盖上述第一层间绝缘膜以及上述第一接触插塞而堆积在上述凹进的构造的上方具有凹处的第一下部电极材料膜的工序；以及
在所堆积的上述第一下部电极材料膜上堆积在上述凹进的构造的上方具有上述凹部的第二下部电极材料膜的工序；
在对上述下部电极材料膜的上表面进行平坦化的工序中，研磨上述第二下部电极材料膜的上表面而进行平坦化；
在形成上述电阻变化元件的工序中，对上述第一下部电极材料膜以及上述第二下部电极材料膜进行构图而形成上述第一下部电极以及上述第二下部电极。
3.如权利要求1所述的半导体存储装置的制造方法，
在对上述下部电极材料膜的上表面进行平坦化的工序中，进行基于化学机械研磨法的研磨。
4.如权利要求1所述的半导体存储装置的制造方法，
在形成上述电阻变化元件的工序中，通过干刻对上述下部电极材料膜、上述电阻变化层材料膜以及上述上部电极材料膜进行构图。
5.一种半导体存储装置的制造方法，
该半导体存储装置具有电阻变化元件，该电阻变化元件包括：
下部电极，由包括第一下部电极和第二下部电极的多个层构成；
电阻变化层，形成在上述下部电极上，包括由过渡金属氧化物构成的第一电阻变化层、和由含氧率比上述第一电阻变化层的含氧率高的过渡金属氧化物构成的第二电阻变化层；以及
上部电极，形成在上述电阻变化层上；
该半导体存储装置的制造方法包括以下工序：
在半导体基板上形成第一导电层的工序；
覆盖上述第一导电层而在上述半导体基板上形成第一层间绝缘层的工序；
形成贯通上述第一层间绝缘层而到达上述第一导电层的第一接触孔的工序；
在上述第一接触孔的内部，形成具有与上述第一层间绝缘层的上表面相比向上述半导体基板侧凹进的构造的第一接触插塞的工序；
覆盖上述第一层间绝缘层及上述第一接触插塞而堆积在上述凹进的构造的上方具有凹部的第一下部电极材料膜的工序；
在堆积的上述第一下部电极材料膜中，在研磨对象直到最后为止为单一的材料的范围内对上述第一下部电极材料膜的上表面进行研磨，直到上述凹部消失，从而进行平坦化，并且，使上述第一下部电极材料膜在整个面上残留，由此形成具有平坦的连续面的上述第一下部电极材料膜的工序；
在被平坦化后的上述第一下部电极材料膜的上表面，以均匀的厚度堆积第二下部电极材料膜的工序；
在上述第二下部电极材料膜上，将电阻变化层材料膜以及上部电极材料膜按该顺序形成的工序；以及
对上述第一下部电极材料膜、上述第二下部电极材料膜、上述电阻变化层材料膜以及上述上部电极材料膜进行构图而形成由上述第一下部电极、上述第二下部电极、上述电阻变化层以及上述上部电极构成的上述电阻变化元件的工序。
6.如权利要求5所述的半导体存储装置的制造方法，
在对上述第一下部电极材料膜的上表面进行平坦化的工序中，进行基于化学机械研磨法的研磨。
7.如权利要求5所述的半导体存储装置的制造方法，
在形成上述电阻变化元件的工序中，通过干刻对上述第一下部电极材料膜、上述第二下部电极材料膜、上述电阻变化层材料膜以及上述上部电极材料膜进行构图。
8.如权利要求1～7中的任一项所述的半导体存储装置的制造方法，
还包括通过使上述第二电阻变化层的一部分局部性地短路来设为电阻变化能够开始的状态的工序。
9.如权利要求1～7中的任一项所述的半导体存储装置的制造方法，
上述第二电阻变化层的膜厚比上述凹部的横方向的宽度薄。
CN201080037465.4A 2009-08-28 2010-08-26 半导体存储装置及其制造方法 Active CN102484113B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-197818 2009-08-28
JP2009197818 2009-08-28
PCT/JP2010/005261 WO2011024455A1 (ja) 2009-08-28 2010-08-26 半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN102484113A CN102484113A (zh) 2012-05-30
CN102484113B true CN102484113B (zh) 2014-11-26

Family

ID=43627574

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080037465.4A Active CN102484113B (zh) 2009-08-28 2010-08-26 半导体存储装置及其制造方法

Country Status (4)

Country Link
US (2) US20120161095A1 (zh)
JP (1) JP5417445B2 (zh)
CN (1) CN102484113B (zh)
WO (1) WO2011024455A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5417445B2 (ja) 2009-08-28 2014-02-12 パナソニック株式会社 半導体記憶装置の製造方法
US8927331B2 (en) 2011-03-10 2015-01-06 Panasonic Corporation Method of manufacturing nonvolatile memory device
JP5687978B2 (ja) * 2011-09-14 2015-03-25 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の動作方法
WO2013054506A1 (ja) * 2011-10-11 2013-04-18 パナソニック株式会社 半導体記憶素子の製造方法
CN103250253B (zh) 2011-10-12 2016-01-13 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
WO2013057920A1 (ja) * 2011-10-21 2013-04-25 パナソニック株式会社 不揮発性記憶素子及びその製造方法
US10418416B2 (en) * 2012-12-25 2019-09-17 Sony Semiconductor Solutions Corporation Memory device and memory unit
US9865806B2 (en) 2013-06-05 2018-01-09 SK Hynix Inc. Electronic device and method for fabricating the same
US10490741B2 (en) 2013-06-05 2019-11-26 SK Hynix Inc. Electronic device and method for fabricating the same
US9112148B2 (en) 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US8981334B1 (en) * 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
JP6391009B2 (ja) 2014-03-17 2018-09-19 パナソニックＩｐマネジメント株式会社 抵抗変化型不揮発性記憶素子の製造方法
US9178144B1 (en) 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
US9595670B1 (en) * 2014-07-21 2017-03-14 Crossbar, Inc. Resistive random access memory (RRAM) cell and method for forming the RRAM cell
US9209392B1 (en) 2014-10-14 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
KR102259189B1 (ko) * 2014-11-27 2021-06-02 에스케이하이닉스 주식회사 전자장치 및 그 제조방법
KR102465967B1 (ko) 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법
KR102552896B1 (ko) 2016-08-02 2023-07-07 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
JP6947550B2 (ja) * 2017-06-27 2021-10-13 株式会社ジャパンディスプレイ 表示装置
CN109728158B (zh) * 2017-10-27 2023-07-07 华邦电子股份有限公司 电阻式存储器及其制造方法与化学机械研磨制程
US11793316B1 (en) 2018-03-08 2023-10-24 Hickory Springs Manufacturing Company Sleeper sofa with a solid support deck
CN108630810B (zh) * 2018-05-14 2022-07-19 中国科学院微电子研究所 1s1r存储器集成结构及其制备方法
USD931310S1 (en) 2018-05-18 2021-09-21 Carefusion 303, Inc. Display screen with graphical user interface for an infusion device
CN111952445A (zh) * 2019-05-15 2020-11-17 中芯国际集成电路制造(上海)有限公司 阻变随机存取存储器的结构及其形成方法
TWI837185B (zh) * 2019-09-27 2024-04-01 聯華電子股份有限公司 嵌入式非揮發性記憶體元件及其製作方法
CN113192929B (zh) * 2020-01-14 2023-07-25 联华电子股份有限公司 电阻式存储器结构及其制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100230418B1 (ko) 1997-04-17 1999-11-15 윤종용 백금족 금속층 형성방법 및 이를 이용한 커패시터 제조방법
JP3082722B2 (ja) 1997-10-07 2000-08-28 日本電気株式会社 半導体装置およびその製造方法
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
JP4552745B2 (ja) * 2005-05-10 2010-09-29 ソニー株式会社 記憶素子及びその製造方法
JP4605056B2 (ja) * 2006-03-14 2011-01-05 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
JP4699932B2 (ja) 2006-04-13 2011-06-15 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリならびにその製造方法
JP2006303544A (ja) 2006-08-03 2006-11-02 Matsushita Electric Ind Co Ltd 半導体メモリ装置およびその製造方法
US8796660B2 (en) * 2006-10-16 2014-08-05 Panasonic Corporation Nonvolatile memory element comprising a resistance variable element and a diode
JP2008192995A (ja) * 2007-02-07 2008-08-21 Matsushita Electric Ind Co Ltd 抵抗変化素子とその製造方法ならびにそれを用いた抵抗変化型メモリ
JP2008198941A (ja) * 2007-02-15 2008-08-28 Fujitsu Ltd 半導体装置および半導体装置の製造方法
JP5345052B2 (ja) * 2007-03-23 2013-11-20 富士通株式会社 抵抗記憶素子及び不揮発性半導体記憶装置
JPWO2008149605A1 (ja) 2007-06-04 2010-08-19 日本電気株式会社 抵抗変化素子およびこれを備えた半導体装置
US8022502B2 (en) 2007-06-05 2011-09-20 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor apparatus using the nonvolatile memory element
JP2009004725A (ja) * 2007-09-25 2009-01-08 Panasonic Corp 抵抗変化型不揮発性記憶装置
JP5488458B2 (ja) 2008-04-07 2014-05-14 日本電気株式会社 抵抗変化素子及びその製造方法
JP5422231B2 (ja) * 2008-08-13 2014-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5417445B2 (ja) 2009-08-28 2014-02-12 パナソニック株式会社 半導体記憶装置の製造方法

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
JP特开2006-318982A 2006.11.24 *
JP特开2007-250635A 2007.09.27 *
JP特开2008-192995A 2008.08.21 *
JP特开2008-198941A 2008.08.28 *
JP特开2009-4725A 2009.01.08 *

Also Published As

Publication number Publication date
US20160035976A1 (en) 2016-02-04
US9570682B2 (en) 2017-02-14
WO2011024455A1 (ja) 2011-03-03
CN102484113A (zh) 2012-05-30
US20120161095A1 (en) 2012-06-28
JPWO2011024455A1 (ja) 2013-01-24
JP5417445B2 (ja) 2014-02-12

Similar Documents

Publication Publication Date Title
CN102484113B (zh) 半导体存储装置及其制造方法
CN102217067B (zh) 非易失性存储装置及其制造方法
JP4897089B2 (ja) 抵抗変化型不揮発性記憶装置及びその製造方法
JP5422231B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US8450182B2 (en) Method of manufacturing non-volatile semiconductor memory element and method of manufacturing non-volatile semiconductor memory device
US8592798B2 (en) Non-volatile storage device and method for manufacturing the same
US8445883B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US8530321B2 (en) Variable resistance element and manufacturing method thereof
JP4937413B2 (ja) 抵抗変化素子およびそれを用いた不揮発性半導体記憶装置
CN102714210B (zh) 非易失性存储元件以及非易失性存储元件的制造方法
CN102077347B (zh) 存储单元阵列以及其制造方法、非易失性存储装置、存储单元
US8471235B2 (en) Nonvolatile memory element having a resistance variable layer and manufacturing method thereof
CN102630340B (zh) 非易失性半导体存储元件的制造方法
US20130043454A1 (en) Non-volatile resistive switching memories formed using anodization
US9425238B2 (en) Semiconductor device and method for fabricating the same
CN103119717A (zh) 非易失性存储元件的制造方法及非易失性存储元件
US9859336B1 (en) Semiconductor device including a memory cell structure
JP2013062327A (ja) 不揮発性記憶素子及び不揮発性記憶装置並びにそれらの製造方法
JP2010245220A (ja) 不揮発性記憶装置およびその製造方法
JP2010135581A (ja) 不揮発性半導体記憶装置およびその製造方法
CN103999218A (zh) 非易失性存储元件、非易失性存储装置、非易失性存储元件的制造方法及非易失性存储装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200602

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Japan

Patentee before: Panasonic Corp.

TR01 Transfer of patent right