WO2013054506A1 - 半導体記憶素子の製造方法 - Google Patents

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WO2013054506A1
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layer
change layer
memory element
manufacturing
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早川　幸夫
敦史 姫野
英昭 村瀬
川島　良男
三河　巧
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パナソニック株式会社
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor memory element.
  • variable resistance nonvolatile memory element (so-called variable resistance element) is progressing as a semiconductor memory element applied to a next generation nonvolatile memory that replaces the flash memory.
  • the resistance change element is an element that has a property that the resistance value reversibly changes by an electrical signal, and that can store information corresponding to the resistance value in a nonvolatile manner.
  • Patent Document 1 a first variable resistance layer composed of a first metal oxide and a second metal oxide composed of a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide.
  • a variable resistance nonvolatile memory element has been proposed in which a variable resistance layer formed by laminating two variable resistance layers is interposed between a pair of electrodes. The definition of the degree of oxygen deficiency will be described in detail later.
  • variable resistance nonvolatile memory element configured as described above, the oxidation / reduction reaction of the variable resistance layer is selectively performed at the interface between the second variable resistance layer and the electrode. Therefore, stable resistance change operation can be realized.
  • variable resistance nonvolatile memory element can realize a stable resistance change operation
  • a filament is provided in the second resistance change layer in order to make the resistance change operation possible from the initial state immediately after manufacture.
  • a process to be formed hereinafter referred to as initial break process
  • initial break process may be required.
  • the initial break process is performed, for example, by applying a voltage pulse having a voltage (hereinafter referred to as an initial break voltage) higher than a voltage necessary for a normal resistance change operation to the resistance change layer.
  • an initial break voltage a voltage pulse having a voltage (hereinafter referred to as an initial break voltage) higher than a voltage necessary for a normal resistance change operation to the resistance change layer.
  • variable resistance nonvolatile memory element that can achieve the initial break process with a lower initial break voltage has been studied.
  • a first variable resistance layer made of a first metal oxide and a second metal oxide made of a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide.
  • a variable resistance nonvolatile memory element in which a variable resistance layer formed by stacking a variable resistance layer is interposed between a pair of electrodes, wherein a surface of the first variable resistance layer has a step, In the variable resistance layer, a variable resistance nonvolatile memory element having a bent portion on the step is proposed.
  • the stepped shape of the first variable resistance layer is reflected to bend to the second variable resistance layer on the level difference. Since the portion is generated and the filament is easily formed around the bent portion, the initial break treatment can be performed by applying a low initial break voltage.
  • the second variable resistance layer is a level difference of the first variable resistance layer. May not be sufficiently covered. Insufficient coverage of the step of the first variable resistance layer by the second variable resistance layer is a factor that increases variation in characteristics of the variable resistance nonvolatile memory element (in particular, initial resistance and initial break voltage). It becomes.
  • the present invention has been made in view of such circumstances, and is a method of manufacturing a semiconductor memory element having a resistance change layer formed by laminating a first resistance change layer and a second resistance change layer.
  • a method of manufacturing a semiconductor memory element is provided in which a step is formed in a first resistance change layer, and the step can be more reliably covered with a second resistance change layer than in the prior art.
  • one aspect of a method of manufacturing a semiconductor memory element according to the present invention includes a step of forming a lower electrode above a substrate and a first metal oxide formed on the lower electrode. Forming a step on the upper surface of the first variable resistance layer by causing ions excited by plasma to collide with a part of the upper surface of the first variable resistance layer. A step of removing the residue of the first resistance change layer remaining on the step after the step is formed, and covering the step of the first resistance change layer after the removal of the residue. Forming a second variable resistance layer having a bent portion on an upper surface of the step, the second metal oxide having a degree of oxygen deficiency smaller than the first metal oxide, and the second resistance change layer; Forming an upper electrode on the variable resistance layer.
  • the method for manufacturing a semiconductor memory element of the present invention it is possible to remove the residue of the first metal oxide generated by the formation of the step of the first resistance change layer, and to form the second bent portion on the upper surface of the step. Therefore, it is possible to provide a variable resistance nonvolatile memory element that can reduce the initial break voltage and suppress variations thereof.
  • the method for manufacturing a semiconductor memory element of the present invention is not limited to a variable resistance nonvolatile memory element, and has a laminated structure with a step in a main part, and a residue generated when the step is formed impedes operating characteristics.
  • the present invention can be applied to a semiconductor memory element that causes the above-described factor, and as in the case of application to a variable resistance nonvolatile memory element, an effect of improving operating characteristics by removing residues can be exhibited.
  • FIG. 1A is a cross-sectional view of a semiconductor memory element formed by the manufacturing method according to the first embodiment
  • FIG. 1B is a plan view of an upper electrode of the semiconductor memory element.
  • FIG. 2A is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • FIG. 2B is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • FIG. 2C is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • 2D is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • FIG. 2E is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • 2F is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • FIG. FIG. 2G is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • FIG. 2H is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • FIG. 2I is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • 2J is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • FIG. 2K is a cross-sectional view illustrating a problem in a conventional method for manufacturing a semiconductor memory element as a comparative example.
  • FIG. 2L is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • 2M is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • FIG. FIG. 2N is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • FIG. 2O is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the first embodiment.
  • FIG. 3A is a cross-sectional view of the semiconductor memory element formed by the manufacturing method according to the second embodiment, and FIG.
  • FIG. 3B is a plan view of the upper electrode of the semiconductor memory element.
  • FIG. 4A is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the second embodiment.
  • FIG. 4B is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the second embodiment.
  • FIG. 4C is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the second embodiment.
  • FIG. 4D is a cross-sectional view illustrating a problem in a conventional method for manufacturing a semiconductor memory element as a comparative example.
  • FIG. 4E is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the second embodiment.
  • FIG. 4F is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the second embodiment.
  • FIG. 4G is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the second embodiment.
  • FIG. 4H is a cross-sectional view showing a method for manufacturing the main part of the semiconductor memory element in the second embodiment.
  • FIG. 5A is a surface SEM photograph of the stepped region formed by the manufacturing method in the first embodiment.
  • FIG. 5B is a cross-sectional SEM photograph of the stepped region formed by the manufacturing method according to Embodiment 1.
  • FIG. 6A is a graph showing a distribution of initial resistance values of the semiconductor memory element formed by the first manufacturing method of the present invention.
  • FIG. 6A is a graph showing a distribution of initial resistance values of the semiconductor memory element formed by the first manufacturing method of the present invention.
  • FIG. 6B is a graph showing the distribution of the initial break voltage of the semiconductor memory element formed by the first manufacturing method of the present invention.
  • FIG. 7A is a cross-sectional view of a semiconductor memory element according to a modification of the present invention
  • FIG. 7B is a plan view of an upper electrode of the semiconductor memory element.
  • FIG. 8A is a cross-sectional view of a semiconductor memory element according to a modification of the present invention
  • FIG. 8B is a plan view of an upper electrode of the semiconductor memory element
  • FIG. It is a perspective view of the upper electrode of the semiconductor memory element.
  • FIG. 9A is a surface SEM photograph of a stepped region formed by a conventional manufacturing method.
  • FIG. 9B is a cross-sectional SEM photograph of the step region formed by the conventional manufacturing method.
  • FIG. 9C is a cross-sectional SEM photograph of a resistance change element formed by a conventional manufacturing method.
  • variable resistance nonvolatile memory element (so-called variable resistance element) described in the background section through the examination and experiment described in detail below. I found.
  • a step is formed on the surface of the first resistance change layer, and the step is a second oxygen deficiency smaller than that of the first resistance change layer. Cover with a variable resistance layer.
  • the dry etching method includes a phenomenon in which etching proceeds by a chemical reaction between a substrate surface and a gas excited by plasma, and a phenomenon in which etching proceeds by collision of ions excited by plasma with the substrate surface. Mixed.
  • the rate of the phenomenon in which etching proceeds due to collision of ions excited by plasma is larger than the rate of the phenomenon in which etching proceeds by chemical reaction. Dry etching conditions are desirable.
  • 9A and 9B are SEM photographs in the case where a step is formed on the surface of the metal oxide with a mixed gas of argon and chlorine (Cl) containing argon (Ar) as a main component. These are photographs after removing the resist that defines the etching range, and a flaky thin residue of metal oxide is observed at the edge of the etched region. This residue is considered to be that the sputtered metal oxide remains after reattaching to the resist end face (that is, the inner peripheral surface of the opening provided in the etching range).
  • FIG. 9C is a cross-sectional SEM photograph of the resistance change element in which the residue remains in the conventional manufacturing method. It can be seen that the residue does not sufficiently cover the step between the second resistance change layer and the upper electrode.
  • one aspect of a method for manufacturing a semiconductor memory element according to the present invention includes a step of forming a lower electrode above a substrate and a first metal oxide on the lower electrode.
  • a step is formed on the upper surface of the first variable resistance layer by forming a first variable resistance layer and causing ions excited by plasma to collide with a part of the upper surface of the first variable resistance layer.
  • Forming a step removing the residue of the first resistance change layer remaining on the step after the step is formed, and covering the step of the first resistance change layer after the removal of the residue.
  • the residue may remain in a flaky shape on the step, and in the step of removing the residue, the residue of the first variable resistance layer remaining on the step is left. The difference may be removed while etching the upper surface of the first variable resistance layer.
  • the part of the upper surface of the first variable resistance layer is removed by the collision of the ions, and the upper surface of the first variable resistance layer is removed. You may form the said level
  • the ion collision may be performed in an inert gas or a mixed gas containing no inert gas as a main component and containing no fluorine.
  • the residue may be etched with a solution containing any of ammonia, fluorine, and chlorine.
  • a thin flaky residue can be etched isotropically, and etching in a direction parallel to the substrate proceeds. Therefore, the residue can be easily removed with a small etching amount. . Therefore, the change in shape of the bent portion of the second variable resistance layer caused by the removal of the residue can be minimized, and etching damage caused by plasma does not occur, so that the initial break voltage is reduced and the variation is reduced.
  • a semiconductor memory device can be realized.
  • the method for manufacturing the semiconductor memory element may further include a step of terminating dangling bonds of the first metal oxide with oxygen after removing the residue.
  • a solution containing either hydrogen peroxide or ozone may be used to terminate the dangling bonds of the first metal oxide with oxygen.
  • the side surface of the step region can be uniformly terminated with oxygen without being affected by the shape (size or depth) of the step formed on the surface of the first resistance change layer. This makes it possible to suppress variations in the initial resistance value and reduce variations in the initial break voltage.
  • the first resistance change layer includes a third metal oxide having a degree of oxygen deficiency smaller than the first metal oxide.
  • a step of forming the step, and in the step of forming the step, the upper surface of the third variable resistance layer is positioned above the part of the upper surface of the first variable resistance layer.
  • An opening penetrating the third resistance change layer is formed by colliding the ions in a portion to be made, and the ions are caused to collide with the first resistance change layer exposed at the bottom of the opening, A step may be formed.
  • the semiconductor memory element is formed during the initial break process.
  • the current flowing through is concentrated in the step region where the film thickness is thin. As a result, filaments are easily formed in the step region, and the initial break voltage can be reduced.
  • FIG. 1A and 1B show an example of a cross-sectional view and a plan view of a semiconductor memory element 10 manufactured by the method for manufacturing a semiconductor memory element according to the first embodiment of the present invention.
  • the cross-sectional view of FIG. 1A corresponds to the AA ′ cross-section of the plan view of FIG.
  • the semiconductor memory element 10 is shown as a variable resistance nonvolatile memory element (so-called variable resistance element) as an example.
  • the resistance change layer 106 is interposed between the lower electrode 105 and the upper electrode 107 and reversibly has a resistance value based on an electrical signal applied between the lower electrode 105 and the upper electrode 107.
  • the resistance change layer 106 is formed by laminating at least two layers, a first resistance change layer 106 a connected to the lower electrode 105 and a second resistance change layer 106 b connected to the upper electrode 107.
  • the first resistance change layer 106a is made of a first metal oxide
  • the second resistance change layer 106b is made of a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide.
  • a minute local region in which the degree of oxygen deficiency reversibly changes in accordance with the application of an electric pulse is formed.
  • the local region is considered to include a filament composed of oxygen defect sites.
  • the oxygen deficiency is the oxidation of a metal oxide in its stoichiometric composition (when there are multiple stoichiometric compositions, the stoichiometric composition having the highest resistance value among them). This refers to the proportion of oxygen that is deficient with respect to the amount of oxygen that constitutes the object.
  • a metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • the oxygen content is the ratio of oxygen atoms to the total number of atoms.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the oxygen content has a corresponding relationship with the degree of oxygen deficiency. That is, when the oxygen content of the second metal oxide is greater than the oxygen content of the first metal oxide, the oxygen deficiency of the second metal oxide is greater than the oxygen deficiency of the first metal oxide. small.
  • FIGS. 2A to 2O are cross-sectional views showing a method for manufacturing a semiconductor memory element in the first embodiment of the present invention.
  • a conductive layer (thickness: 400 nm or more and 600 nm or less) made of aluminum is formed on the substrate 100 on which transistors, lower layer wirings, and the like are formed. Then, the first wiring 101 is formed by patterning the conductive layer.
  • the first wiring 101 is covered and an insulating layer is formed on the substrate 100, and then the surface is planarized.
  • One interlayer insulating layer 102 eg, a thickness of 500 nm to 1000 nm is formed.
  • a low-k material such as a plasma TEOS film or a fluorine-containing oxide (eg, FSG) may be used to reduce parasitic capacitance between wirings.
  • the first interlayer insulating layer 102 is patterned using a desired mask to penetrate the first interlayer insulating layer 102.
  • a first contact hole 103 (for example, a diameter of 50 nm to 300 nm) connected to the first wiring 101 is formed.
  • the width of the first wiring 101 is smaller than the first contact hole 103, the area where the first wiring 101 and the first contact plug 104 contact changes due to the influence of mask misalignment. Cell current fluctuates. From the viewpoint of preventing such inconvenience, the width of the first wiring 101 is larger than that of the first contact hole 103.
  • an adhesion layer as an underlayer and a TiN / Ti layer (for example, a thickness of 5 nm to 30 nm) functioning as a diffusion barrier are formed by sputtering.
  • tungsten W (for example, a thickness of 200 nm or more and 400 nm or less) serving as a main layer is formed thereon by a CVD method.
  • the first contact hole 103 is filled with the conductive layer 104 ′ having a stacked structure of the adhesion layer, the diffusion barrier, and the main layer, which becomes the first contact plug 104.
  • the upper surface of the conductive layer 104 ′ over the first contact hole 103 reflects the shape of the base and has a recess (for example, a depth of 5 nm to 100 nm).
  • the entire surface of the wafer is planarized and polished using a chemical mechanical polishing method (CMP method), and the first interlayer insulating layer 102 is then polished.
  • CMP method chemical mechanical polishing method
  • the unnecessary conductive layer 104 ′ above is removed, and the first contact plug 104 is formed inside the first contact hole 103.
  • the upper surface of the first contact plug 104 and the upper surface of the first interlayer insulating layer 102 are not continuous, and a recess (for example, a depth of 5 nm or more and 50 nm or less) occurs in the discontinuous portion.
  • a recess for example, a depth of 5 nm or more and 50 nm or less
  • the material constituting the first interlayer insulating layer 102 and the material constituting the first contact plug 104 are an insulator and a conductor, respectively. Because of. This is an inevitable phenomenon that always occurs when different materials are used.
  • a conductive layer 105 ′ (for example, a thickness of 50 nm to 200 nm) is formed by a sputtering method.
  • the conductive layer 105 ′ is also formed so as to enter into the recess portion generated above the first contact plug 104 inside the first contact hole 103.
  • the upper surface of the conductive layer 105 ′ on the first contact plug 104 reflects the shape of the base and has a dent.
  • the entire surface of the wafer is planarized and polished using a chemical mechanical polishing method (CMP method), and the conductive layer 105 that becomes the lower electrode 105 after patterning is performed.
  • CMP method chemical mechanical polishing method
  • the point of this step is to planarize and polish the conductive layer 105 ′ until the above-described dent generated in FIG. 2F disappears, and to leave the conductive layer 105 ′′ on the entire surface.
  • Such a manufacturing method Therefore, the step generated on the first contact plug 104 is not transferred on the surface of the conductive layer 105 ′′, and the entire surface of the lower electrode has an extremely high flatness and can maintain a continuous surface.
  • Such a flat continuous surface can be maintained, unlike the case where the first contact plug 104 is formed, in order to stop the polishing of the conductive layer 105 "in the middle, so that the object to be polished is always the same kind of material, and the CMP method This is because different polishing rates can be avoided in principle.
  • the first variable resistance layer 106a 'made of metal oxide is formed on the conductive layer 105' '.
  • the first variable resistance layer 106a ′ may be formed by, for example, a so-called reactive sputtering method in which a tantalum target is sputtered in an argon and oxygen gas atmosphere.
  • the composition of the first variable resistance layer 106a ′ is TaO x (0.8 ⁇ x ⁇ 1.9, the oxygen content is 44.4 atm% or more and 65.5 atm% or less), and the resistivity is 2 m ⁇ cm.
  • the film thickness may be 50 m ⁇ cm or less and the film thickness may be 20 nm or more and 100 nm or less.
  • the resist 106x ′ is applied to the position corresponding to the stepped region of the resist 106x ′ by a photolithography technique using a desired mask. An opening reaching the first resistance change layer 106a ′ is provided.
  • ions excited by the plasma are moved from the opening of the resist 106x ′ to the first variable resistance layer 106a ′.
  • a step region 106x having a depth of 1 nm or more and 30 nm or less may be formed.
  • the step region 106x is shown as a dent of the first resistance change layer 106a 'formed at the bottom of the opening as an example.
  • a step is formed along the edge of the step region 106x.
  • an inert gas such as Ar that does not contain fluorine (F) is used as an etching gas. Therefore, fluorine (F) or the like enters the first resistance change layer 106a ′ and has a resistance. In principle, the film quality of the change layer is not deteriorated.
  • a mixed gas of chlorine containing argon as a main component is excited with plasma, and the excited ions collide with the surface of the first variable resistance layer 106a ′, whereby a step is formed on the first variable resistance layer 106a ′.
  • Region 106x was formed.
  • the ammonia hydrogen peroxide aqueous solution is used in the step of removing the residue 106y adhering to the surface of the first resistance change layer.
  • the residue 106y was etched isotropically.
  • the ammonia hydrogen peroxide water APM (Ammonia hydroxide / hydrogen peroxide mixture) used here is a mixed solution of ammonia (NH 4 OH), hydrogen peroxide (H 2 O 2 ), and water (H 2 O).
  • the etching rate of the ammonia hydrogen peroxide aqueous solution with respect to the material constituting the first resistance change layer 106a ′ may be about 0.01 nm / min to 1.0 nm / min. This is because the residue 106y is removed without etching the first resistance change layer 106a ′ as much as possible.
  • FIG. 5A and FIG. 5B show SEM photographs in the case where a flaky residue is removed using an aqueous ammonia hydrogen peroxide solution.
  • the flaky residue 106y (FIGS. 9A and 9B) generated in the conventional manufacturing method is completely removed.
  • the residue 106y may be removed by any solution capable of isotropically etching the first resistance change layer 106a ', and may be a diluted hydrofluoric acid aqueous solution (DHF) or a diluted hydrochloric acid (HCl) aqueous solution.
  • DHF hydrofluoric acid aqueous solution
  • HCl diluted hydrochloric acid
  • the resist 106x ′ is stripped and the first resistance change layer 106a ′ is terminated by oxygen in the unbonded hands simultaneously with a sulfuric acid hydrogen peroxide aqueous solution SPM (Sulfuric acid hydrogen Peroxide Mixture).
  • SPM sulfuric acid hydrogen Peroxide Mixture
  • the termination of oxygen in the dangling bonds on the surface of the first resistance change layer 106a may be performed using ozone water or hydrogen peroxide water.
  • the second oxygen change degree is smaller than that of the first resistance change layer 106a ′ on the first resistance change layer 106a ′.
  • the resistance change layer 106b ′ is formed.
  • the second variable resistance layer 106b ′ may be formed by a reactive sputtering method in which a tantalum target is sputtered in an oxygen gas atmosphere in the same manner as the first variable resistance layer 106a ′.
  • the composition of the second resistance change layer 106b ′ is TaO y (2.1 ⁇ y ⁇ 2.5, oxygen content is 67.7 atm% or more and 71.4 atm% or less), and the resistivity is 10 7 m ⁇ cm or more, and the film thickness may be 1 nm or more and 8 nm or less.
  • the film thickness (side wall film thickness) of the bent portion of the second resistance change layer 106b can be thinly adjusted in accordance with the depth of the underlying step region 106x, and the thin film portion can be locally stabilized. Can be formed.
  • the film quality tends to be sparse compared to the flat portion, and a film in which a filament is easily formed can be realized.
  • the step of forming the second variable resistance layer 106b may be performed using a reactive sputtering method in which a tantalum oxide target is sputtered in an oxygen gas atmosphere, or in a atmosphere containing oxygen.
  • the oxide may be plasma oxidized.
  • a conductive layer made of a noble metal platinum, iridium, palladium, or the like that becomes the upper electrode 107 after patterning on the second variable resistance layer 106b ′. 107 'is formed.
  • the resistance change layer 106 formed by patterning the layer 106 b ′ and the conductive layer 107 ′ and sandwiching the resistance change layer 106 including the first resistance change layer 106 a and the second resistance change layer 106 b between the lower electrode 105 and the upper electrode 107.
  • a change element is formed.
  • a resistance change element can be formed using the upper electrode as a hard mask. In this step, patterning is performed collectively using the same mask, but patterning may be performed for each layer.
  • a second interlayer insulating layer 108 (for example, a thickness of 500 nm or more and 1000 nm or less) is formed so as to cover the variable resistance element, and the second contact hole is formed by the same manufacturing method as in FIGS. 2B and 2C. 109 and the second contact plug 110 are formed. Thereafter, the second contact plug 110 is covered to form the second wiring 111, whereby the semiconductor memory element 10 shown in FIG. 1A is completed.
  • the residue generated when the step of the variable resistance layer is formed can be completely removed, and the bent portion at the top of the step can be covered with the second variable resistance layer, so that the initial break treatment is performed at a low voltage. It becomes possible.
  • the formation of a natural oxide film is suppressed even when exposed to the atmosphere, the initial resistance value is stabilized, and variations in the initial break voltage are suppressed. can do.
  • FIG. 6A shows an initial resistance value when oxygen removal after residue removal and step formation is performed
  • FIG. 6B shows an initial break voltage. It can be seen that by removing the residue, the variation in the initial resistance value and the variation in the initial break voltage are improved. Further, by terminating the dangling bonds on the surface of the first metal oxide with oxygen after removing the residue, the variation in the initial resistance value is further reduced, and the suppression of the variation in the initial break voltage can be improved.
  • a metal other than tantalum may be used as the metal constituting the resistance change layer 106.
  • a metal constituting the resistance change layer 106 a transition metal or aluminum (Al) can be used.
  • the transition metal tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the resistance change layer 106 when hafnium oxide is used for the resistance change layer 106, when the composition of the first resistance change layer 106 a is HfO x , x is 0.9 or more and 1.6 or less, and the second resistance change When the composition of the layer 106b is HfO y and y is larger than the value of x, the resistance value of the resistance change layer 106 can be stably changed at high speed.
  • the thickness of the second resistance change layer 106b may be 3 nm or more and 4 nm or less.
  • the resistance change layer 106 when zirconium oxide is used for the resistance change layer 106, when the composition of the first resistance change layer 106a is ZrO x , x is 0.9 or more and 1.4 or less, and the second resistance change When the composition of the layer 106b is ZrO y and y is larger than the value of x, the resistance value of the resistance change layer 106 can be stably changed at high speed.
  • the thickness of the second resistance change layer 106b may be 1 nm or more and 5 nm or less.
  • the first metal constituting the first metal oxide to be the first resistance change layer 106a is different from the second metal constituting the second metal oxide to be the second resistance change layer 106b.
  • a metal may be used.
  • the second metal oxide may have a lower degree of oxygen deficiency than the first metal oxide, that is, may have a higher resistance.
  • the standard electrode potential of the second metal may be lower than the standard electrode potential of the first metal.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize. As a result, an oxidation-reduction reaction is likely to occur in the second resistance change layer 106b made of the second metal oxide having a relatively low standard electrode potential.
  • the resistance change phenomenon is caused by the fact that a redox reaction occurs in a minute local region formed in the second resistance change layer 106b having a high resistance, and the filament (conductive path) changes to change the resistance of the local region.
  • the value (oxygen deficiency) is considered to change.
  • aluminum oxide (Al 2 O 3 ) can be used for the second metal oxide.
  • tantalum oxide (TaO x ) may be used for the first metal oxide
  • aluminum oxide (Al 2 O 3 ) may be used for the second metal oxide.
  • the resistance change phenomenon in the resistance change film having the laminated structure as described above is caused by an oxidation-reduction reaction in a minute local region formed in the second resistance change layer 106b having a high resistance. It is considered that the resistance value of the local region changes when the filament (conductive path) changes.
  • the upper electrode 107 connected to the second resistance change layer 106b having a smaller oxygen deficiency constitutes the second resistance change layer 106b of platinum (Pt), iridium (Ir), palladium (Pd), or the like, for example.
  • the metal and the material constituting the lower electrode 105 are made of a material having a higher standard electrode potential.
  • the first electrode connected to the first metal oxide having a higher degree of oxygen deficiency is, for example, tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum (Al).
  • Tantalum nitride (TaN), titanium nitride (TiN), and the like may be made of a material having a lower standard electrode potential than the metal constituting the first metal oxide.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize.
  • the standard electrode potential V1 of the material constituting 105 may satisfy the relationship of Vr2 ⁇ V2 and V1 ⁇ V2. Furthermore, V2> Vr2 and Vr1 ⁇ V1 may be satisfied.
  • FIG. 3A and 3B show an example of a cross-sectional view and a plan view of the semiconductor memory element 20 formed by the method for manufacturing a semiconductor memory element according to the second embodiment of the present invention.
  • the cross-sectional view of FIG. 3A corresponds to the AA ′ cross-section of the plan view of FIG.
  • the configuration of this embodiment is different from that of the first embodiment in that a third resistance change layer 106c is disposed between the first resistance change layer 106a and the second resistance change layer 106b.
  • FIGS. 4A to 2H are cross-sectional views illustrating the method for manufacturing the semiconductor memory element according to the second embodiment of the present invention.
  • the manufacturing method before FIG. 4A is the same as that in FIGS. 2A to 2G shown in the first embodiment, and thus the description thereof is omitted here.
  • the first variable resistance layer 106a ′ made of a metal oxide is formed on the conductive layer 105 ′′. Then, a third resistance change layer 106c ′ having a lower oxygen deficiency than the first resistance change layer 106a ′ is formed, and both the first resistance change layer 106a ′ and the third resistance change layer 106c ′ are tantalum targets.
  • a so-called reactive sputtering method in which sputtering was performed in an atmosphere of argon and oxygen gas.
  • the composition of the first variable resistance layer 106a ′ is TaO x (0.8 ⁇ x ⁇ 1.9, with an oxygen content of 44.4 atm% or more and 65.5 atm% or less), and its resistivity. Is 2 m ⁇ cm or more and 50 m ⁇ cm or less, and the film thickness is 20 nm or more and 100 nm or less.
  • the composition of the third resistance change layer 106b ′ is TaO z (2.1 ⁇ z ⁇ 2.5, with an oxygen content of 67.7 atm% or more and 71.4 atm% or less), and its resistivity. Is 10 7 m ⁇ cm or more, and the film thickness is 2 nm or more and 10 nm.
  • the resist 106x ′ is applied to the position corresponding to the stepped region of the resist 106x ′ by a photolithography technique using a desired mask.
  • An opening reaching the third resistance change layer 106c ′ is provided.
  • step of forming the step region 106x on the first variable resistance layer 106a ′ ions excited by the plasma are moved from the opening of the resist 106x ′ to the third variable resistance layer 106c ′. And an opening penetrating the third resistance change layer 106c ′ is provided. Further, ions excited by plasma collide with the surface of the first resistance change layer 106a ′ exposed at the bottom of the opening, and the surface of the first resistance change layer 106a ′ has a depth of, for example, 1 nm or more and 30 nm.
  • the following step region 106x is formed.
  • the step region 106x is shown as a recess formed on the first variable resistance layer 106a 'as an example. A step is formed along the edge of the step region 106x.
  • a mixed gas containing an inert gas containing no fluorine (F) as a main component is used. Therefore, fluorine (F) or the like enters the exposed first resistance change layer 106a ′ and has resistance. In principle, the film quality of the change layer is not deteriorated.
  • a mixed gas of chlorine containing argon as a main component is excited with plasma, and the excited ions collide with the surfaces of the third resistance change layer 106c ′ and the first resistance change layer 106a ′, thereby An opening penetrating the third resistance change layer 106c ′ and a step region 106x on the surface of the first resistance change layer 106a ′ were formed.
  • the tantalum oxide constituting the sputtered third variable resistance layer 106c ′ and the first variable resistance layer 106a ′ is attached to the end surface of the resist 106x ′ (that is, the inner peripheral surface of the opening). To do.
  • a flaky residue 106y remains on the edge of the step region 106x as shown in FIG. 4D.
  • the residue 106y obstructs the step coverage by the second variable resistance layer, and becomes a factor of increasing variations in the initial resistance and the initial break voltage of the variable resistance element.
  • an aqueous ammonia hydrogen peroxide solution is used in the step of removing the residue 106y attached in the step formation of the second resistance change layer.
  • the thin flaky residue 106y is isotropically etched.
  • an ammonia peroxide aqueous solution which is a mixed solution of ammonia (NH 4 OH), hydrogen peroxide (H 2 O 2 ), and water (H 2 O), is used.
  • a: b (where 1 ⁇ a ⁇ 10, 1 ⁇ b ⁇ 100).
  • the etching rate of the material constituting the first resistance change layer 106a ′ of the ammonia hydrogen peroxide solution is preferably adjusted to about 0.01 nm / min to 1.0 nm / min. This is because the residue 106y is removed without etching the first resistance change layer 106a ′ as much as possible.
  • the removal of the residue 106y may be an aqueous solution capable of isotropically etching tantalum oxide, and a dilute hydrofluoric acid (DHF) aqueous solution or a dilute hydrochloric acid (HCl) aqueous solution may be used. Also in this case, it is preferable to adjust the etching rate of the material forming the first resistance change layer 106a 'to about 0.01 nm / min or more and 1.0 nm / min or less.
  • the chemical solution for removing the adhered residue may be used by heating to 60 ° C., for example.
  • the sulfuric acid peroxide aqueous solution is a mixed solution of sulfuric acid (H 2 SO 4 ) and aqueous peroxide solution (H 2 O 2 ), and the ratio is 1: c (where 1 ⁇ c ⁇ 10).
  • oxygen termination of dangling bonds on the surface of the first resistance change layer 106a may be performed with hydrogen peroxide water or ozone water.
  • the oxygen deficiency is smaller than that of the first resistance change layer 106a ′ on the third resistance change layer 106c ′.
  • Two resistance change layers 106b ′ are formed.
  • the tantalum target was formed by a reactive sputtering method in which sputtering is performed in an oxygen gas atmosphere.
  • the composition of the second resistance change layer 106b ′ is TaO y (2.1 ⁇ y ⁇ 2.5, oxygen content is 67.7 atm% or less and 71.4 atm% or more), and its resistivity Is 10 7 m ⁇ cm or more and the film thickness is 1 nm or more and 8 nm or less.
  • the second resistance change layer 106b ′ is formed in the step region 106x of the first resistance change layer 106a ′, and the third resistance change layer 106c ′ and the second resistance change layer are formed in the other regions. 106b 'is laminated. Accordingly, since the current flowing through the resistance change element during the initial break process is concentrated on the step region 106x having a thin resistance change layer having a high resistance value, a filament is easily formed in the step region, thereby reducing the initial break voltage. Is possible.
  • reactive sputtering is used.
  • a reactive sputtering method in which a tantalum oxide target is sputtered in an oxygen gas atmosphere may be used, or plasma oxidation may be performed in an oxygen-containing atmosphere. .
  • a conductive layer made of a noble metal platinum, iridium, palladium, etc. that becomes the upper electrode 107 after patterning on the second variable resistance layer 106b ′. 107 'is formed.
  • the layer 106c ′, the second resistance change layer 106b ′, and the conductive layer 107 ′ are patterned, and the two layers of the first resistance change layer 106a and the second resistance change layer 106b are stacked on the step region 106x, and other regions.
  • a resistance change element in which a resistance change layer 106 composed of three layers of a first resistance change layer 106a, a third resistance change layer 106c, and a second resistance change layer 106b is sandwiched between a lower electrode 105 and an upper electrode 107 is provided.
  • a resistance change element is formed using the upper electrode as a hard mask. In also possible. This step can be formed using the same mask, but was patterned collectively, it may be by patterning for each layer.
  • a second interlayer insulating layer 108 (for example, a thickness of 500 nm or more and 1000 nm or less) is formed so as to cover the variable resistance element, and the second contact hole is formed by the same manufacturing method as in FIGS. 2B and 2C. 109 and the second contact plug 110 are formed. Thereafter, the second contact plug 110 is covered to form the second wiring 111, whereby the semiconductor memory element 20 shown in FIG. 3A is completed.
  • the above manufacturing method can remove the residue at the time of forming the step, and the variation in the initial resistance value and the variation in the initial break voltage are suppressed.
  • the third resistance change layer 106c is disposed between the first resistance change layer 106a and the second resistance change layer 106b, so that the high resistance of the step region is increased. Since the thickness of the layer can be reduced, there is an effect of narrowing the filament formation region. Therefore, as compared with the configuration of the first embodiment, the formation of the filament can be guided to the step region, and variations in the initial break voltage can be suppressed.
  • the variation in the initial resistance value is further reduced, and the suppression of the variation in the initial break voltage can be improved. Therefore, it is possible to achieve both reduction of the initial break voltage and suppression of variation, and it is possible to realize miniaturization and large capacity of the memory.
  • this invention is not limited by the said Embodiment 1, 2, and in the range which does not deviate from the main point of this invention, performs various deformation
  • a method for manufacturing a semiconductor memory element realized by arbitrarily combining the constituent elements in the embodiment is also included in the present invention.
  • the step region 106x is a depression on the first resistance change layer 106a 'has been described as an example, but the step region 106x may be formed in a shape other than the depression.
  • the step region 106x has one corner (as an example, the top surface of the first resistance change layer 106a).
  • 7 (b) may be a notch formed in a region of about 1 ⁇ 4 corresponding to the lower right).
  • the edge of the step region 106x has an L shape as seen in the plan view of FIG. 7B, and the step is formed along the L shape.
  • a region about half of the upper surface of the first resistance change layer 106a may be cut out as a step region 106x.
  • the top surface of the first variable resistance layer 106a ′ As in the semiconductor memory element 40 shown in the cross-sectional view of FIG. 8A, the plan view of FIG. 8B, and the perspective view of FIG. 8C, the top surface of the first variable resistance layer 106a ′.
  • a first step region 106x1 and a second step region 106x2 lower than the step region 106x1 may be formed.
  • the edges of the step regions 106x1 and 106x2 form a cross as seen in the plan view of FIG. 8B, and the step is formed along the cross.
  • the present invention provides a method of manufacturing a resistance change type semiconductor memory element, and can realize a nonvolatile memory that operates stably and has high reliability. Therefore, various electronic devices using the nonvolatile memory are provided. Useful for.
  • First wiring First interlayer insulating layer 103 First contact hole 104 First contact plug 104 ′ Conductive layer to be the first contact plug 105 Lower Electrode 105 ′, 105 ′′ Conductive layer serving as lower electrode 106 Resistance change layer 106a, 106a ′ First resistance change layer (low oxygen concentration layer / low resistance layer) 106x, 106x1, 106x2 Step region 106x ′ formed on the upper surface of the first variable resistance layer 106x ′ Resist 106y residue 106b, 106b ′ applied on the upper surface of the first variable resistance layer Second variable resistance layer (high oxygen concentration) Layer / high resistance layer) 106c, 106c ′ Third resistance change layer (high oxygen concentration layer / high resistance layer) 107 upper electrode 107 ′ conductive layer to be upper electrode 108 second interlayer insulating layer 109 second contact hole 110 second contact plug 111 second wiring

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

　基板（１００）上方に下部電極（１０５）を形成する工程と、下部電極（１０５）上に第１の金属酸化物で構成される第１の抵抗変化層（１０６ａ）を形成する工程と、第１の抵抗変化層（１０６ａ）上にプラズマで励起されたイオンの衝突で段差領域（１０６ｘ）を形成する工程と、段差領域（１０６ｘ）の形成で発生した第１の抵抗変化層の残渣（１０６ｙ）を除去する工程と、第１の抵抗変化層（１０６ａ）の段差領域（１０６ｘ）を被覆して、酸素不足度が、第１の金属酸化物より小さい第２の金属酸化物で構成され、かつ段差領域（１０６ｘ）の縁に沿って形成された段差上に屈曲部を有する第２の抵抗変化層（１０６ｂ）を形成する工程と、第２の抵抗変化層（１０６ｂ）上に上部電極（１０７）を形成する工程とを含む。

Description

半導体記憶素子の製造方法
　本発明は、半導体記憶素子の製造方法に関する。
　近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体記憶素子の微細化および高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリへの半導体記憶素子の適用が急速に拡大している。
　さらに、このフラッシュメモリに置き換わる次世代の不揮発性メモリに適用される半導体記憶素子として、抵抗変化型不揮発性記憶素子（いわゆる抵抗変化素子）の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。
　例えば、特許文献１において、第１の金属酸化物で構成される第１の抵抗変化層と、前記第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成される第２の抵抗変化層とを積層してなる抵抗変化層を一対の電極間に介在させて構成した抵抗変化型不揮発性記憶素子が提案されている。酸素不足度の定義については、後ほど詳述する。
　特許文献１は、このように構成された抵抗変化型不揮発性記憶素子によれば、前記抵抗変化層の酸化・還元反応が前記第２の抵抗変化層と電極とが接触する界面で選択的に発生するので、安定的な抵抗変化動作が実現できるとしている。
　上述した抵抗変化型不揮発性記憶素子は、安定的な抵抗変化動作が実現できる反面、製造直後の初期状態から抵抗変化動作可能な状態にするために、前記第２の抵抗変化層中にフィラメントを形成する処理（以下、初期ブレイク処理と言う）が必要となることがある。
　初期ブレイク処理は、例えば、通常の抵抗変化動作のために必要な電圧よりも高い電圧（以下、初期ブレイク電圧と言う）を持つ電圧パルスを前記抵抗変化層に印加することによって行われる。
　そこで、前記初期ブレイク処理を、より低い初期ブレイク電圧で達成できる抵抗変化型不揮発性記憶素子が検討されている。
　例えば、特許文献２において、第１の金属酸化物で構成される第１の抵抗変化層と、前記第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物からなる第２の抵抗変化層とを積層してなる抵抗変化層を一対の電極間に介在させた抵抗変化型不揮発性記憶素子であって、前記第１の抵抗変化層の表面には段差があり、前記第２の抵抗変化層には前記段差上に屈曲部を有する抵抗変化型不揮発性記憶素子が提案されている。
　特許文献２は、このように構成された抵抗変化型不揮発性記憶素子によれば、前記第１の抵抗変化層の段差形状を反映して、その段差上の前記第２の抵抗変化層に屈曲部が発生し、その屈曲部を中心にフィラメントが形成され易くなるので、低い初期ブレイク電圧の印加で初期ブレイク処理ができるようになるとしている。
国際公開第２００８／１４９４８４号 国際公開第２０１１／０３０５５９号
　しかしながら、特許文献２に開示されるような、前記第１の抵抗変化層に段差を設けた抵抗変化型不揮発性記憶素子では、前記第２の抵抗変化層が前記第１の抵抗変化層の段差を十分に被覆できないことがある。前記第２の抵抗変化層による前記第１の抵抗変化層の段差の被覆が十分でないことは、抵抗変化型不揮発性記憶素子の特性（特には初期抵抗や初期ブレイク電圧）のばらつきを増加させる要因となる。
　本発明は、このような事情に鑑みてなされたものであり、第１の抵抗変化層と第２の抵抗変化層とを積層してなる抵抗変化層を有する半導体記憶素子の製造方法であって、第１の抵抗変化層に段差を形成し、かつ当該段差を第２の抵抗変化層によって従来よりも確実に被覆できる半導体記憶素子の製造方法を提供する。
　上記目的を達成するために、本発明の半導体記憶素子の製造方法の１つの態様は、基板上方に下部電極を形成する工程と、下部電極上に第１の金属酸化物で構成される第１の抵抗変化層を形成する工程と、前記第１の抵抗変化層の上面の一部にプラズマで励起されたイオンを衝突させることで、前記第１の抵抗変化層の前記上面に段差を形成する工程と、前記段差の形成後に、前記段差上に残留した前記第１の抵抗変化層の残渣を除去する工程と、前記残渣の除去後に、前記第１の抵抗変化層の前記段差を被覆して、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成され、かつ前記段差の上方表面に屈曲部を有する第２の抵抗変化層を形成する工程と、前記第２の抵抗変化層上に上部電極を形成する工程とを含む。
　本発明の半導体記憶素子の製造方法によれば、前記第１の抵抗変化層の段差の形成で発生した第１の金属酸化物の残渣を除去することができ、段差上面の屈曲部を第２の抵抗変化層で完全に被覆することができることから、初期ブレイク電圧の低減とそのばらつきが抑制可能な抵抗変化型不揮発性記憶素子を提供することができる。
　なお、本発明の半導体記憶素子の製造方法は、抵抗変化型不揮発性記憶素子に限らず、要部に段差がある積層構造を有し、かつ当該段差の形成時に発生する残渣が動作特性を阻害する要因となる半導体記憶素子に一般的に適用でき、抵抗変化型不揮発性記憶素子に適用した場合と同様、残渣の除去による動作特性の改善効果を発揮することができる。
図１（ａ）は、実施の形態１における製造方法で形成される半導体記憶素子の断面図であり、図１（ｂ）は、当該半導体記憶素子の上部電極の平面図である。 図２Ａは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｂは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｃは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｄは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｅは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｆは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｇは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｈは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｉは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｊは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｋは、比較例としての従来の半導体記憶素子の製造方法における問題点を説明する断面図である。 図２Ｌは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｍは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｎは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図２Ｏは、実施の形態１における半導体記憶素子の要部の製造方法を示す断面図である。 図３（ａ）は、実施の形態２における製造方法で形成された半導体記憶素子の断面図であり、図３（ｂ）は、当該半導体記憶素子の上部電極の平面図である。 図４Ａは、実施の形態２における半導体記憶素子の要部の製造方法を示す断面図である。 図４Ｂは、実施の形態２における半導体記憶素子の要部の製造方法を示す断面図である。 図４Ｃは、実施の形態２における半導体記憶素子の要部の製造方法を示す断面図である。 図４Ｄは、比較例としての従来の半導体記憶素子の製造方法における問題点を説明する断面図である。 図４Ｅは、実施の形態２における半導体記憶素子の要部の製造方法を示す断面図である。 図４Ｆは、実施の形態２における半導体記憶素子の要部の製造方法を示す断面図である。 図４Ｇは、実施の形態２における半導体記憶素子の要部の製造方法を示す断面図である。 図４Ｈは、実施の形態２における半導体記憶素子の要部の製造方法を示す断面図である。 図５Ａは、実施の形態１における製造方法で形成された段差領域の表面ＳＥＭ写真である。 図５Ｂは、実施の形態１における製造方法で形成された段差領域の断面ＳＥＭ写真である。 図６Ａは、本発明の第１の製造方法で形成された半導体記憶素子の初期抵抗値の分布を示すグラフである。 図６Ｂは、本発明の第１の製造方法で形成された半導体記憶素子の初期ブレイク電圧の分布を示すグラフである。 図７（ａ）は、本発明の変形例に係る半導体記憶素子の断面図であり、図７（ｂ）は、当該半導体記憶素子の上部電極の平面図である。 図８（ａ）は、本発明の変形例に係る半導体記憶素子の断面図であり、図８（ｂ）は、当該半導体記憶素子の上部電極の平面図であり、図８（ｃ）は、当該半導体記憶素子の上部電極の斜視図である。 図９Ａは、従来の製造方法で形成された段差領域の表面ＳＥＭ写真である。 図９Ｂは、従来の製造方法で形成された段差領域の断面ＳＥＭ写真である。 図９Ｃは、従来の製造方法で形成された抵抗変化素子の断面ＳＥＭ写真である。
（本発明の基礎となった知見）
　本発明者は、以下に詳述するような検討と実験とを通して、背景技術の欄で述べた、従来の抵抗変化型不揮発性記憶素子（いわゆる抵抗変化素子）の製造方法が有している問題を見出した。
　前述したように、特許文献２に開示される抵抗変化素子では、第１の抵抗変化層の表面に段差を形成し、その段差を前記第１の抵抗変化層よりも酸素不足度の小さい第２の抵抗変化層で被覆する。その結果、前記第２の抵抗変化層に生じる屈曲部を中心に、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成され易くなり、初期ブレイク電圧を低減できる。
　基板表面に段差を形成する手段としては、プラズマを利用したドライエッチング法が広く用いられている。一般的に、ドライエッチング法は、基板表面とプラズマで励起されたガスとの化学反応でエッチングが進行する現象とプラズマで励起されたイオンが基板表面に衝突することでエッチングが進行する現象とが混在する。
　抵抗変化動作を行う金属酸化物の表面に段差を形成する場合、エッチングガスと金属酸化物表面との化学反応でエッチングが進行する割合の大きなドライエッチング条件は好ましくない。酸素原子の酸化・還元現象が行われる抵抗変化層の表面にエッチングガスとの反応生成物が堆積し、安定した抵抗変化動作を阻害するからである。特に、金属酸化物との反応性の高いフッ素ガスを使用した場合には、酸素原子より電気陰性度の大きいフッ素原子が金属酸化物に混入し、酸素原子による酸化・還元現象が阻害され、抵抗変化動作が不安定となる。
　一方、プラズマで励起されたイオンの衝突でエッチングが進行する割合の大きなエッチング条件の場合には、エッチングガスと基板表面とが反応した生成物の堆積がないため、酸素原子の酸化・還元現象が阻害されず、安定した抵抗変化動作を得ることが可能である。さらに、反応性の高いフッ素ガスを使用する必要がなく、原理的に金属酸化物へのフッ素原子の混入がない。また、プラズマで励起されたイオンが不活性元素の場合には、不活性元素であるため、金属酸化物に打ち込まれても酸素原子の酸化・還元現象を阻害する要因とはならない。
　したがって、抵抗変化動作を行う金属酸化物の表面に段差を形成する手段には、プラズマで励起されたイオンの衝突でエッチングが進行する現象の割合が化学反応でエッチングが進行する現象の割合より大きなドライエッチング条件が望ましい。
　しかし、プラズマで励起されたイオンの衝突でエッチングが進行する場合には、イオンとの衝突でスパッタリングされた金属酸化物で構成される残渣が発生するという製造上の課題がある。本発明者は、抵抗変化素子の安定した抵抗変化動作を阻害する別の要因として、この残渣に着目する。
　図９Ａ、図９Ｂは、アルゴン（Ａｒ）を主成分としたアルゴンと塩素（Ｃｌ）との混合ガスで金属酸化物の表面に段差を形成した場合のＳＥＭ写真である。これらは、エッチング範囲を規定するレジストを剥離した後の写真であり、エッチングされた領域の縁に金属酸化物のフレイク状の薄い残渣が観測される。この残渣は、スパッタリングされた金属酸化物が、レジスト端面（つまり、エッチング範囲に設けられた開口の内周面）に再付着して残留したものと考えられる。
　このような残渣が第１の抵抗変化層の段差上に残留した場合、第２の抵抗変化層による段差の被覆を阻害し、抵抗変化素子の初期抵抗や初期ブレイク電圧のばらつきを増加させる要因となる。
　図９Ｃは、従来の製造方法で残渣が残留した抵抗変化素子の断面ＳＥＭ写真である。残渣によって、第２の抵抗変化層と上部電極とが段差を十分に被覆できていないことがわかる。
　このような問題を解決するために、本発明の半導体記憶素子の製造方法の１つの態様は、基板上方に下部電極を形成する工程と、下部電極上に第１の金属酸化物で構成される第１の抵抗変化層を形成する工程と、前記第１の抵抗変化層の上面の一部にプラズマで励起されたイオンを衝突させることで、前記第１の抵抗変化層の前記上面に段差を形成する工程と、前記段差の形成後に、前記段差上に残留した前記第１の抵抗変化層の残渣を除去する工程と、前記残渣の除去後に、前記第１の抵抗変化層の前記段差を被覆して、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成され、かつ前記段差の上方表面に屈曲部を有する第２の抵抗変化層を形成する工程と、前記第２の抵抗変化層上に上部電極を形成する工程とを含む。
　ここで、前記段差を形成後に、前記段差上に前記残渣がフレイク状に残留してもよく、また、前記残渣を除去する工程において、前記段差上に残留した前記第１の抵抗変化層の残差を、前記第１の抵抗変化層の前記上面をエッチングしつつ除去してもよい。
　ここで、前記段差を形成する工程において、前記イオンの衝突により、前記第１の抵抗変化層の前記上面の前記一部を除去し、前記第１の抵抗変化層の前記上面の除去された前記一部と除去されていない残部との境界に前記段差を形成してもよい。
　このような製造方法とすることにより、前記第１の抵抗変化層の段差の形成で発生した第１の金属酸化物の残渣を除去することができ、段差上面の屈曲部を前記第２の抵抗変化層で完全に被覆することができることから、初期ブレイク電圧が低減され、かつそのばらつきが抑制された半導体記憶素子が実現できる。
　また、前記段差を形成する工程において、前記イオンの衝突を、不活性ガス、または不活性ガスを主成分とするフッ素を含有しない混合ガス中で行ってもよい。
　このような製造方法とすることにより、前記第１の抵抗変化層へのフッ素原子の混入が原理的に発生しないため、酸素原子の酸化・還元現象を妨げることがなく、抵抗変化動作の信頼性を向上した半導体記憶素子が実現できる。
　また、前記残渣を除去する工程において、アンモニア、フッ素、塩素のいずれかを含む溶液で前記残渣をエッチングしてもよい。
　このような製造方法とすることにより、膜厚の薄いフレイク状の残渣が等方的にエッチングでき、基板と平行方向へのエッチングが進行することから、少ないエッチング量で容易に残渣の除去ができる。したがって、残渣の除去で生じる前記第２の抵抗変化層の屈曲部の形状変化を最小化でき、かつプラズマに起因するエッチングダメージも生じないことから、初期ブレイク電圧が低減され、かつそのばらつきが低減された半導体記憶素子が実現できる。
　また、前記半導体記憶素子の製造方法は、前記残渣の除去後に、前記第１の金属酸化物の未結合手を酸素で終端する工程をさらに含んでもよい。
　このような製造方法とすることにより、第１の抵抗変化層の残渣を除去した後に大気へ曝露しても、第１の金属酸化物の未結合手が酸素で終端されているため、自然酸化膜の形成を抑制でき、半導体記憶素子の初期抵抗値およびブレイク電圧のばらつきを低減できる。
　また、前記未結合手を酸素で終端する工程において、過酸化水素、オゾンのいずれかを含む溶液を使用して、前記第１の金属酸化物の前記未結合手を酸素で終端してもよい。
　このような製造方法とすることにより、第１の抵抗変化層の表面に形成される段差の形状（寸法や深さ）に影響されず、段差領域の側面にも均一に酸素で終端することが可能となり、初期抵抗値のばらつきが抑制され、初期ブレイク電圧のばらつきを低減することできる。
　また、前記半導体記憶素子の製造方法は、前記段差の形成前に、前記第１の抵抗変化層上に、酸素不足度が前記第１の金属酸化物より小さい第３の金属酸化物からなる第３の抵抗変化層を形成する工程をさらに含み、前記段差を形成する工程において、前記第３の抵抗変化層の上面の、前記第１の抵抗変化層の前記上面の前記一部の上方に位置する部分に、前記イオンを衝突させることで、前記第３の抵抗変化層を貫通する開口を設け、当該開口の底部に露出した前記第１の抵抗変化層に前記イオンを衝突させることで、前記段差を形成してもよい。
　このような製造方法とすることにより、第１の抵抗変化層の段差領域には、第２の抵抗変化層と第３の抵抗変化層のうちの第２の抵抗変化層のみが形成され、第１の抵抗変化層の段差領域以外は第２の抵抗変化層と第３の抵抗変化層とが積層で形成される。したがって、第１の抵抗変化層の段差領域上ではその他の部分と比べて、酸素不足度が小さく高抵抗の金属酸化物の膜厚がより薄く形成されることから、初期ブレイク処理時に半導体記憶素子を流れる電流は、膜厚の薄い段差領域に集中する。その結果、当該段差領域でフィラメントが形成され易くなり、初期ブレイク電圧が低減できる。
　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや不揮発性半導体記憶装置等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。つまり、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
　（実施の形態１）
　図１（ａ）、（ｂ）に、本発明の実施の形態１の半導体記憶素子の製造方法で製造される半導体記憶素子１０の断面図および平面図の一例を示す。図１（ａ）の断面図は、図１（ｂ）の平面図のＡＡ’断面に対応する。半導体記憶素子１０は、一例として、抵抗変化型不揮発性記憶素子（いわゆる抵抗変化素子）として示されている。
　半導体記憶素子１０において、抵抗変化層１０６は、下部電極１０５と上部電極１０７との間に介在され、下部電極１０５と上部電極１０７との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、下部電極１０５と上部電極１０７との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層１０６は、下部電極１０５に接続する第１の抵抗変化層１０６ａと、上部電極１０７に接続する第２の抵抗変化層１０６ｂの少なくとも２層を積層して構成される。
　第１の抵抗変化層１０６ａは、第１の金属酸化物で構成され、第２の抵抗変化層１０６ｂは、前記第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。第２の抵抗変化層１０６ｂ中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
　ここで、酸素不足度とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
　酸素含有率とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、タンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
　図２Ａから図２Ｏは、本発明の実施の形態１における半導体記憶素子の製造方法を示す断面図である。
　まず、図２Ａに示すように、第１の配線１０１を形成する工程において、トランジスタや下層配線などが形成されている基板１００上に、アルミからなる導電層（厚さ４００ｎｍ以上６００ｎｍ以下）を形成し、当該導電層をパターニングすることで第１の配線１０１を形成する。
　次に、図２Ｂに示すように、第１の層間絶縁層１０２を形成する工程において、第１の配線１０１を被覆して基板１００上に絶縁層を形成した後に表面を平坦化することで第１の層間絶縁層１０２（例えば、厚さ５００ｎｍ以上１０００ｎｍ以下）を形成する。
　第１の層間絶縁層１０２には、プラズマＴＥＯＳ膜や、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＦＳＧ）などのｌｏｗ－ｋ材料が用いられてもよい。
　次に、図２Ｃに示すように、第１のコンタクトホール１０３を形成する工程において、所望のマスクを用いて第１の層間絶縁層１０２をパターニングして、第１の層間絶縁層１０２を貫通して第１の配線１０１に接続される第１のコンタクトホール１０３（例えば、直径５０ｎｍ以上３００ｎｍ以下）を形成する。
　ここで、第１の配線１０１の幅が第１のコンタクトホール１０３より小さい場合には、マスク合わせずれの影響により第１の配線１０１と第１のコンタクトプラグ１０４とが接触する面積が変わり、例えばセル電流が変動する。このような不都合を防止する観点から、第１の配線１０１の幅は第１のコンタクトホール１０３より大きな外形としている。
　次に、第１のコンタクトプラグ１０４を形成する工程において、まず下地層としての密着層、および拡散バリアとして機能するＴｉＮ／Ｔｉ層（例えば、厚さ５ｎｍ以上３０ｎｍ以下）をスパッタ法で成膜後、その上に主層となるタングステンＷ（例えば、厚さ２００ｎｍ以上４００ｎｍ以下）をＣＶＤ法で成膜する。
　これにより、図２Ｄに示すように、第１のコンタクトホール１０３は第１のコンタクトプラグ１０４となる、密着層、拡散バリア、および主層の積層構造の導電層１０４’で充填される。ただし、第１のコンタクトホール１０３上の導電層１０４’の上面には、下地の形状が反映され凹み（例えば、深さ５ｎｍ以上１００ｎｍ以下）が生じる。
　次に、図２Ｅに示すように、第１のコンタクトプラグ１０４を形成する工程において、化学的機械的研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、第１の層間絶縁層１０２上の不要な導電層１０４’を除去して、第１のコンタクトホール１０３の内部に第１のコンタクトプラグ１０４を形成する。
　このとき、第１のコンタクトプラグ１０４の上面と第１の層間絶縁層１０２の上面は連続的ではなく、その不連続部にリセス（例えば、深さ５ｎｍ以上５０ｎｍ以下）が発生している。このようなリセスは、第１の層間絶縁層１０２を構成する材料および第１のコンタクトプラグ１０４を構成する材料が、それぞれ絶縁体および導電体であって必ず異なるので、ＣＭＰ法の研磨レートが異なるために生じる。これは異種材料を用いた場合に必ず発生する不可避の現象である。
　次に、図２Ｆに示すように、下部電極１０５を形成する工程において、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に、後に下部電極１０５となるタンタル窒化物からなる導電層１０５’（例えば、厚さ５０ｎｍ以上２００ｎｍ以下）をスパッタ法で形成する。
　導電層１０５’が第１のコンタクトホール１０３内部の第１のコンタクトプラグ１０４の上部に発生したリセスの部分にも入り込んで形成される。また、先と同様に、第１のコンタクトプラグ１０４上の導電層１０５’の上面には、下地の形状が反映され凹みが生じる。
　次に、図２Ｇに示すように、下部電極１０５を形成する工程において、化学的機械的研磨法（ＣＭＰ法）を用いてウエハ全面を平坦化研磨し、パターニング後に下部電極１０５となる導電層１０５”（例えば、厚さ２０ｎｍ以上１００ｎｍ以下）を形成する。
　この工程のポイントは、図２Ｆで発生した上述の凹みが消失するまで、導電層１０５’を平坦化研磨することであり、また導電層１０５”を全面に残すことである。このような製造方法により、この導電層１０５”の表面は、第１のコンタクトプラグ１０４上に発生した段差が転写されておらず、下部電極表面全面にわたって、極めて高い平坦度を有し、連続面を維持できる。このような平坦な連続面が維持できるのは、第１のコンタクトプラグ１０４を形成した場合と異なり、導電層１０５”の研磨を途中で止めるために、研磨対象が常に同種の材料となり、ＣＭＰ法の研磨レートが異なることが原理的に回避できるからである。
　次に、図２Ｈに示すように、第１の抵抗変化層１０６ａを形成する工程において、導電層１０５”上に、金属酸化物で構成された第１の抵抗変化層１０６ａ’を形成する。
　第１の抵抗変化層１０６ａ’は、例えば、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成してもよい。一例として、第１の抵抗変化層１０６ａ’の組成はＴａＯｘ（０．８≦ｘ≦１．９、酸素含有率にして４４．４ａｔｍ％以上６５．５ａｔｍ％以下）であり、抵抗率は２ｍΩｃｍ以上５０ｍΩｃｍ以下であり、膜厚は２０ｎｍ以上１００ｎｍ以下であってもよい。
　次に、図２Ｉに示すように、レジスト１０６ｘ’を開口する工程において、レジスト１０６ｘ’を塗布後に、所望のマスクを用いたフォトリソグラフィー技術にて、レジスト１０６ｘ’の段差領域に対応する位置に第１の抵抗変化層１０６ａ’に達する開口を設ける。
　次に、図２Ｊに示すように、第１の抵抗変化層１０６ａ’上に段差領域１０６ｘを形成する工程において、プラズマで励起されたイオンをレジスト１０６ｘ’の開口から第１の抵抗変化層１０６ａ’に衝突させ、例えば深さ１ｎｍ以上３０ｎｍ以下の段差領域１０６ｘを形成してもよい。
　図２Ｊでは、段差領域１０６ｘが、一例として、開口の底部に形成された、第１の抵抗変化層１０６ａ’の凹みとして示されている。段差領域１０６ｘの縁に沿って段差が形成される。
　段差領域１０６ｘの形成には、フッ素（Ｆ）含有しない、Ａｒなどの不活性ガスをエッチングガスとして使用しているため、第１の抵抗変化層１０６ａ’中にフッ素（Ｆ）等が入り込んで抵抗変化層の膜質を劣化させることが原理的にない。
　ここでは、アルゴンを主成分とする塩素の混合ガスをプラズマで励起し、第１の抵抗変化層１０６ａ’の表面に励起されたイオンを衝突させることで、第１の抵抗変化層１０６ａ’に段差領域１０６ｘを形成した。この時、レジスト１０６ｘ’の端面（つまり、開口の内周面）には、スパッタリングされた第１の抵抗変化層１０６ａ’を構成していたタンタル酸化物が付着する。
　この付着物を除去せずにレジスト１０６ｘ’を剥離したとすると、図２Ｋに示すように、段差領域１０６ｘの縁にフレイク状の残渣１０６ｙが残留する。残渣１０６ｙは、課題の項で指摘したように、第２の抵抗変化層による段差の被覆を阻害し、抵抗変化素子の初期抵抗や初期ブレイク電圧のばらつきを増加させる要因となる。
　そこで、実施の形態１における半導体記憶素子の製造方法では、図２Ｌに示すように、第１の抵抗変化層の表面に付着した残渣１０６ｙを除去する工程において、アンモニア過酸化水素水溶液を用いてフレイク状の残渣１０６ｙを等方的にエッチングした。
　ここで用いるアンモニア過酸化水素水ＡＰＭ（Ammonia hydroxide/hydrogen Peroxide Mixture）は、アンモニア（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）、水（Ｈ２Ｏ）の混合液であり、当該混合液の混合比は一例として、アンモニア：過酸化水素水：水＝１：ａ：ｂ（但し、１≦ａ≦１０、１≦ｂ≦１００）であってもよい。アンモニア過酸化水素水溶液の第１の抵抗変化層１０６ａ’を構成する材料に対するエッチングレートは、約０．０１ｎｍ／分以上１．０ｎｍ／分以下であってもよい。第１の抵抗変化層１０６ａ’を極力エッチングせずに残渣１０６ｙを除去するためである。
　図５Ａ、図５Ｂにアンモニア過酸化水素水溶液を用いてフレイク状の残渣を除去した場合のＳＥＭ写真を示す。従来の製造方法で発生していたフレイク状の残渣１０６ｙ（図９Ａ、図９Ｂ）が完全に除去されている。また、残渣１０６ｙの除去は、第１の抵抗変化層１０６ａ’を等方的にエッチングできる溶液であればよく、希フッ酸水溶液（ＤＨＦ）や希塩酸（ＨＣｌ）水溶液でも構わない。
　続いて、残渣１０６ｙ除去後に硫酸過酸化水溶液ＳＰＭ（Sulfuric acid hydrogen Peroxide Mixture）でレジスト１０６ｘ’の剥離と第１の抵抗変化層１０６ａ’の未結合手の酸素による終端とを同時に行う。ここで用いるＳＰＭ水溶液は、硫酸（Ｈ２ＳＯ４）と過酸化水溶液（Ｈ２Ｏ２）の混合液であり、当該混合液の混合比は一例として、硫酸：過酸化水溶液＝１：ｃ（但し、１≦ｃ≦１０）であってもよい。また、第１の抵抗変化層１０６ａ表面の未結合手の酸素の終端は、オゾン水、あるいは過酸化水素水を用いて行っても構わない。
　次に、図２Ｍに示すように、第２の抵抗変化層１０６ｂを形成する工程において、第１の抵抗変化層１０６ａ’上に、酸素不足度が第１の抵抗変化層１０６ａ’より小さい第２の抵抗変化層１０６ｂ’を形成する。
　第２の抵抗変化層１０６ｂ’は、第１の抵抗変化層１０６ａ’と同様にして、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で形成してもよい。一例として、第２の抵抗変化層１０６ｂ’の組成はＴａＯｙ（２．１≦ｙ≦２．５、酸素含有率にして６７．７ａｔｍ％以上７１．４ａｔｍ％以下）であり、抵抗率は１０７ｍΩｃｍ以上であり、膜厚は１ｎｍ以上８ｎｍ以下であってもよい。
　第１の抵抗変化層１０６ａ’の表面の段差領域１０６ｘの縁に形成されている段差上には、第２の抵抗変化層１０６ｂ’の屈曲部が形成される。
　ここでは、下地の段差領域１０６ｘの深さに応じて、第２の抵抗変化層１０６ｂの屈曲部の膜厚（側壁膜厚）を薄く調整することが可能であり、局所的に薄膜部位を安定に形成することができる。また、第２の抵抗変化層１０６ｂの屈曲部においては平坦部に比べて、膜質が疎になる傾向にあり、フィラメントが形成され易い膜を実現することができる。
　第２の抵抗変化層１０６ｂを形成する工程は、上述したように、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いて行ってもよいし、酸素を含む雰囲気中でタンタル酸化物をプラズマ酸化してもよい。このようにして形成した場合、化学量論的組成よりも多くの酸素を含有する場合（ＴａＯｙ、２．５＜ｙ）がある。
　次に、図２Ｎに示すように、上部電極１０７を形成する工程において、第２の抵抗変化層１０６ｂ’上に、パターニング後に上部電極１０７となる貴金属（白金、イリジウム、パラジウムなど）からなる導電層１０７’を形成する。
　次に、図２Ｏに示すように、抵抗変化素子を形成する工程において、所望のマスクを用いて、図２Ｎに示される導電層１０５”、第１の抵抗変化層１０６ａ’、第２の抵抗変化層１０６ｂ’及び導電層１０７’をパターニングして、第１の抵抗変化層１０６ａ、第２の抵抗変化層１０６ｂの２層積層からなる抵抗変化層１０６を下部電極１０５、上部電極１０７で挟持した抵抗変化素子を形成する。
　標準電極電位の高い材料として代表される貴金属などはエッチングが困難であるので、上部電極に貴金属を用いた場合に、上部電極をハードマスクにして抵抗変化素子を形成することもできる。本工程では、同じマスクを用いて、一括してパターニングを行ったが、各層ごとにパターニングを行ってもかまわない。
　最後に、抵抗変化素子を被覆して、第２の層間絶縁層１０８（例えば、厚さ５００ｎｍ以上１０００ｎｍ以下）が形成され、図２Ｂ、図２Ｃと同様の製造方法で、その第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、図１（ａ）に示す半導体記憶素子１０が完成する。
　以上の製造方法を用いることにより、抵抗変化層の段差形成時に発生した残渣を完全に除去でき、段差上部の屈曲部を第２の抵抗変化層で被覆できることから、低い電圧で初期ブレイク処理を行うことが可能となる。また、第１の抵抗変化層の表面に段差を形成後に酸素終端することにより、大気に曝露しても自然酸化膜の形成が抑制され、初期抵抗値が安定し、初期ブレイク電圧のばらつきを抑制することができる。
　図６Ａは、残渣除去および段差形成後の酸素終端を行った場合の初期抵抗値、図６Ｂは、その初期ブレイク電圧をそれぞれ示す。残渣を除去することで初期抵抗値のばらつきと初期ブレイク電圧のばらつきが改善されていることがわかる。また、残渣除去後に第１の金属酸化物の表面の未結合手を酸素で終端することにより、初期抵抗値のばらつきがさらに低減され、初期ブレイク電圧のばらつき抑制が改善できる。
　したがって、初期ブレイク電圧の低減とばらつきの抑制とを両立することが可能となり、メモリの微細化・大容量化を実現することができる。
　上記では、抵抗変化層１０６がタンタル酸化物で構成される例を示したが、抵抗変化層１０６を構成する金属には、タンタル以外の金属を用いてもよい。抵抗変化層１０６を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　例えば、抵抗変化層１０６にハフニウム酸化物を用いる場合、第１の抵抗変化層１０６ａの組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の抵抗変化層１０６ｂの組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１０６の抵抗値を安定して高速に変化させることができる。この場合、第２の抵抗変化層１０６ｂの膜厚は、３ｎｍ以上４ｎｍ以下としてもよい。
　また、抵抗変化層１０６にジルコニウム酸化物を用いる場合、第１の抵抗変化層１０６ａの組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の抵抗変化層１０６ｂの組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１０６の抵抗値を安定して高速に変化させることができる。この場合、第２の抵抗変化層１０６ｂの膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。
　第１の抵抗変化層１０６ａとなる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層１０６ｂとなる第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、前記第２の金属酸化物は、前記第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に下部電極１０５と上部電極１０７との間に印加された電圧は、第２の抵抗変化層１０６ｂに、より多く分配され、第２の抵抗変化層１０６ｂ中で発生する酸化還元反応をより起こしやすくすることができる。
　また、前記第１の金属と前記第２の金属とに互いに異なる材料を用いる場合、前記第２の金属の標準電極電位は、前記第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い前記第２の金属酸化物で構成された第２の抵抗変化層１０６ｂにおいて、酸化還元反応が起こりやすくなる。
　なお、抵抗変化現象は、抵抗が高い第２の抵抗変化層１０６ｂ中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、前記局所領域の抵抗値（酸素不足度）が変化することと考えられる。
　例えば、前記第１の金属酸化物に、タンタル酸化物を用い、前記第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が生じる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。
　このように、前記第２の金属酸化物に前記第１の金属酸化物より標準電極電位が小さい金属の酸化物を用いることにより、第２の抵抗変化層１０６ｂ中でより酸化還元反応が発生しやすくなる。
　その他の組み合わせとして、前記第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、前記第１の金属酸化物にタンタル酸化物（ＴａＯｘ）を用い、前記第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
　上述したような積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の抵抗変化層１０６ｂ中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、当該局所領域の抵抗値が変化することと考えられる。
　つまり、第２の抵抗変化層１０６ｂに接続する上部電極１０７に、下部電極１０５を基準にして正の電圧を印加したとき、抵抗変化層１０６中の酸素イオンが第２の抵抗変化層１０６ｂ側に引き寄せられる。これによって、第２の抵抗変化層１０６ｂ中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、前記局所領域中のフィラメントが繋がりにくくなり、前記局所領域の抵抗値が増大すると考えられる。
　逆に、第２の抵抗変化層１０６ｂに接続する上部電極１０７に、下部電極１０５を基準にして負の電圧を印加したとき、第２の抵抗変化層１０６ｂ中の酸素イオンが第１の抵抗変化層１０６ａ側に押しやられる。これによって、第２の抵抗変化層１０６ｂ中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、前記局所領域中のフィラメントが繋がり易くなり、前記局所領域の抵抗値が減少すると考えられる。
　酸素不足度がより小さい第２の抵抗変化層１０６ｂに接続されている上部電極１０７は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の抵抗変化層１０６ｂを構成する金属及び下部電極１０５を構成する材料と比べて標準電極電位がより高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている第１電極は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
　すなわち、上部電極１０７を構成する材料の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、及び下部電極１０５を構成する材料の標準電極電位Ｖ１が、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
　上記の構成とすることにより、上部電極１０７と第２の抵抗変化層１０６ｂの界面近傍の第２の抵抗変化層１０６ｂ中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が生じる。
　（実施の形態２）
　図３（ａ）、（ｂ）に、本発明の実施の形態２の半導体記憶素子の製造方法で形成した半導体記憶素子２０の断面図および平面図の一例を示す。図３（ａ）の断面図は、図３（ｂ）の平面図のＡＡ’断面に対応する。本実施形態の構成が、実施の形態１と異なる点は、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとの間に、第３の抵抗変化層１０６ｃを配置した点である。
　図４Ａから図４Ｈは、本発明の実施の形態２の半導体記憶素子の製造方法を示す断面図である。図４Ａ以前の製造方法は、実施の形態１で示した図２Ａ～図２Ｇと同様であるため、ここでは説明を省略する。
　図４Ａに示すように、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとを形成する工程において、導電層１０５”上に、金属酸化物からなる第１の抵抗変化層１０６ａ’と、酸素不足度が第１の抵抗変化層１０６ａ’より小さい第３の抵抗変化層１０６ｃ’とを形成する。第１の抵抗変化層１０６ａ’と第３の抵抗変化層１０６ｃ’とは共にタンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成した。
　一例として、第１の抵抗変化層１０６ａ’の組成は、ＴａＯｘ（０．８≦ｘ≦１．９、酸素含有率にして４４．４ａｔｍ％以上６５．５ａｔｍ％以下）であり、その抵抗率は２ｍΩｃｍ以上５０ｍΩｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。
　一例として、第３の抵抗変化層１０６ｂ’の組成は、ＴａＯｚ（２．１≦ｚ≦２．５、酸素含有率にして６７．７ａｔｍ％以上７１．４ａｔｍ％以下）であり、その抵抗率は１０７ｍΩｃｍ以上、膜厚は２ｎｍ以上１０ｎｍである。
　次に、図４Ｂに示すように、レジスト１０６ｘ’を開口する工程において、レジスト１０６ｘ’を塗布後に、所望のマスクを用いたフォトリソグラフィー技術にて、レジスト１０６ｘ’の段差領域に対応する位置に第３の抵抗変化層１０６ｃ’に達する開口を設ける。
　次に、図４Ｃに示すように、第１の抵抗変化層１０６ａ’上に段差領域１０６ｘを形成する工程において、プラズマで励起されたイオンをレジスト１０６ｘ’の開口から第３の抵抗変化層１０６ｃ’に衝突させ、第３の抵抗変化層１０６ｃ’を貫通する開口を設ける。さらに、当該開口の底部に露出した第１の抵抗変化層１０６ａ’の表面に、プラズマで励起されたイオンを衝突させ、第１の抵抗変化層１０６ａ’の表面に、例えば、深さ１ｎｍ以上３０ｎｍ以下の段差領域１０６ｘを形成する。図４Ｃでは、段差領域１０６ｘが、一例として、第１の抵抗変化層１０６ａ’上に形成された凹みとして示されている。段差領域１０６ｘの縁に沿って段差が形成される。
　段差領域１０６ｘの形成には、フッ素（Ｆ）含有しない不活性ガスを主成分とする混合ガスを使用するため、露出する第１の抵抗変化層１０６ａ’中にフッ素（Ｆ）等が入り込んで抵抗変化層の膜質を劣化させることが原理的にない。ここでは、アルゴンを主成分とする塩素の混合ガスをプラズマで励起し、励起されたイオンを第３の抵抗変化層１０６ｃ’および第１の抵抗変化層１０６ａ’の表面に衝突させることで、第３の抵抗変化層１０６ｃ’を貫通する開口および第１の抵抗変化層１０６ａ’の表面の段差領域１０６ｘを形成した。この時、レジスト１０６ｘ’の端面（つまり、開口の内周面）には、スパッタリングされた第３の抵抗変化層１０６ｃ’及び第１の抵抗変化層１０６ａ’を構成していたタンタル酸化物が付着する。
　この付着物を除去せずにレジストを剥離すると、図４Ｄに示すように、段差領域１０６ｘの縁にフレイク状の残渣１０６ｙが残留する。残渣１０６ｙは、課題の項で指摘したように、第２の抵抗変化層による段差の被覆を阻害し、抵抗変化素子の初期抵抗や初期ブレイク電圧のばらつきを増加させる要因となる。
　そこで、実施の形態２における半導体記憶素子の製造方法では、図４Ｅに示すように、第２の抵抗変化層の段差形成で付着した残渣１０６ｙを除去する工程において、アンモニア過酸化水素水溶液を用いて膜厚の薄いフレイク状の残渣１０６ｙを等方的にエッチングする。ここでは、アンモニア（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）、水（Ｈ２Ｏ）の混合液であるアンモニア過酸化水溶液を使用し、アンモニア：過酸化水素水：水は、それぞれ１：ａ：ｂ（但し、１≦ａ≦１０、１≦ｂ≦１００）の割合であった。アンモニア過酸化水素水溶液の第１の抵抗変化層１０６ａ’を構成する材料のエッチングレートは、約０．０１ｎｍ／分以上１．０ｎｍ／分以下に調整することが好ましい。第１の抵抗変化層１０６ａ’を極力エッチングせずに残渣１０６ｙを除去するためである。
　残渣１０６ｙの除去は、タンタル酸化物を等方的にエッチングできる水溶液であれば良く、希フッ酸（ＤＨＦ）水溶液や希塩酸（ＨＣｌ）水溶液でも構わない。この場合も、第１の抵抗変化層１０６ａ’を構成する材料のエッチングレートは、約０．０１ｎｍ／分以上１．０ｎｍ／分以下に調整することが好ましい。付着した残渣を除去するための薬液は、例えば６０℃に加熱して用いてもよい。
　続いて、ＳＰＭ水溶液でレジスト１０６ｘ’を剥離と同時に露出した第１の抵抗変化層１０６ａ’の表面の未結合手を酸素で終端した。硫酸過酸化水溶液は、硫酸（Ｈ２ＳＯ４）と過酸化水溶液（Ｈ２Ｏ２）の混合液でその割合は、１：ｃ（但し、１≦ｃ≦１０）である。また、第１の抵抗変化層１０６ａ表面の未結合手の酸素の終端は、過酸化水素水やオゾン水で行ってもかまわない。
　次に、図４Ｆに示すように、第２の抵抗変化層１０６ｂ’を形成する工程において、第３の抵抗変化層１０６ｃ’上に、酸素不足度が第１の抵抗変化層１０６ａ’より小さい第２の抵抗変化層１０６ｂ’を形成する。第３の抵抗変化層１０６ｃ’と同様にして、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で形成した。一例として、第２の抵抗変化層１０６ｂ’の組成は、ＴａＯｙ（２．１≦ｙ≦２．５、酸素含有率にして６７．７ａｔｍ％以下７１．４ａｔｍ％以上）であり、その抵抗率は１０７ｍΩｃｍ以上、膜厚は１ｎｍ以上８ｎｍ以下である。
　このとき、第１の抵抗変化層１０６ａ’の段差領域１０６ｘには第２の抵抗変化層１０６ｂ’が形成され、それ以外の領域には第３の抵抗変化層１０６ｃ’と第２の抵抗変化層１０６ｂ’とが積層された構造となる。したがって、初期ブレイク処理時に抵抗変化素子を流れる電流は、抵抗値が高い抵抗変化層の膜厚が薄い段差領域１０６ｘに集中するため、当該段差領域でフィラメントが形成され易くなり、初期ブレイク電圧の低減が可能となる。
　以上の工程では、反応性スパッタを用いて形成したが、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよいし、酸素を含む雰囲気中でプラズマ酸化してもよい。
　次に、図４Ｇに示すように、上部電極１０７を形成する工程において、第２の抵抗変化層１０６ｂ’上に、パターニング後に上部電極１０７となる貴金属（白金、イリジウム、パラジウムなど）からなる導電層１０７’を形成する。
　次に、図４Ｈに示すように、抵抗変化素子を形成する工程において、所望のマスクを用いて、図４Ｇに示される導電層１０５”、第１の抵抗変化層１０６ａ’、第３の抵抗変化層１０６ｃ’、第２の抵抗変化層１０６ｂ’及び導電層１０７’をパターニングして、段差領域１０６ｘ上では第１の抵抗変化層１０６ａ、第２の抵抗変化層１０６ｂの２層積層、その他の領域では、第１の抵抗変化層１０６ａ、第３の抵抗変化層１０６ｃ、第２の抵抗変化層１０６ｂの３層積層からなる抵抗変化層１０６を下部電極１０５、上部電極１０７で挟持した抵抗変化素子を形成する。標準電極電位の高い材料として代表される貴金属などはエッチングが困難であるので、上部電極に貴金属用いた場合に、上部電極をハードマスクにして抵抗変化素子を形成することもできる。本工程では、同じマスクを用いて、一括してパターニングを行ったが、各層ごとにパターニングを行ってもかまわない。
　最後に、抵抗変化素子を被覆して、第２の層間絶縁層１０８（例えば、厚さ５００ｎｍ以上１０００ｎｍ以下）が形成され、図２Ｂ、図２Ｃと同様の製造方法で、その第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、図３（ａ）に示す半導体記憶素子２０が完成する。
　以上の製造方法で段差形成時の残渣が除去でき、初期抵抗値のばらつきと初期ブレイク電圧のばらつきが抑制される。さらに、本実施の形態２では、第１の抵抗変化層１０６ａと第２の抵抗変化層１０６ｂとの間に、第３の抵抗変化層１０６ｃを配置した構成とすることによって、段差領域の高抵抗層の膜厚を薄くできるため、フィラメント形成領域を絞り込む効果がある。したがって、実施の形態１の構成に比べて、フィラメントの形成を段差領域に誘導して、初期ブレイク電圧のばらつきを抑制できる。また、残渣除去後に第１の金属酸化物の表面の未結合手を酸素で終端することにより、初期抵抗値のばらつきがさらに低減され、初期ブレイク電圧のばらつき抑制が改善できる。したがって、初期ブレイク電圧の低減とばらつきの抑制を両立することが可能となり、メモリの微細化・大容量化を実現することができる。
　以上、本発明の実施の形態について説明したが、本発明は上記実施の形態１、２によって限定されるものではなく、本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施し、また、実施の形態における構成要素を任意に組み合わせて実現される半導体記憶素子の製造方法も、本発明に含まれる。
　例えば、実施の形態では、段差領域１０６ｘが、一例として、第１の抵抗変化層１０６ａ’上の凹みである場合を説明したが、段差領域１０６ｘは、凹み以外の形状に形成されてもよい。
　例えば、図７（ａ）の断面図および図７（ｂ）の平面図に示される半導体記憶素子３０のように、段差領域１０６ｘは、第１の抵抗変化層１０６ａの上面の一隅（一例として図７（ｂ）の右下に相当する約１／４の領域）に形成される切り欠きであってもよい。この場合、段差領域１０６ｘの縁は、図７（ｂ）の平面図に見られるようにＬ型をなしており、段差は、このＬ型に沿って形成される。また、図示はしていないが、第１の抵抗変化層１０６ａの上面の約半分の領域を段差領域１０６ｘとして切り欠いてもよい。
　さらにまた、図８（ａ）の断面図、図８（ｂ）の平面図、図８（ｃ）の斜視図に示される半導体記憶素子４０のように、第１の抵抗変化層１０６ａ’の上面に、第１段目の段差領域１０６ｘ１と、段差領域１０６ｘ１よりも低い第２段目の段差領域１０６ｘ２とを形成してもよい。この場合の段差領域１０６ｘ１、１０６ｘ２の縁は、図８（ｂ）の平面図に見られるように十字をなしており、段差は、この十字に沿って形成される。
　本発明は、抵抗変化型の半導体記憶素子の製造方法を提供するものであり、安定動作し、かつ信頼性の高い不揮発性メモリを実現することができることから、不揮発性メモリを用いる種々の電子機器に有用である。
　１０、２０、３０、４０　　半導体記憶装素子
　１００　　基板
　１０１　　第１の配線
　１０２　　第１の層間絶縁層
　１０３　　第１のコンタクトホール
　１０４　　第１のコンタクトプラグ
　１０４’　　第１のコンタクトプラグとなる導電層
　１０５　　下部電極
　１０５’、１０５”　　下部電極となる導電層
　１０６　　抵抗変化層
　１０６ａ、１０６ａ’　　第１の抵抗変化層（低酸素濃度層・低抵抗層）
　１０６ｘ、１０６ｘ１、１０６ｘ２　　第１の抵抗変化層の上面に形成された段差領域
　１０６ｘ’　　第１の抵抗変化層の上面に塗布されたレジスト
　１０６ｙ　　残渣
　１０６ｂ、１０６ｂ’　　第２の抵抗変化層（高酸素濃度層・高抵抗層）
　１０６ｃ、１０６ｃ’　　第３の抵抗変化層（高酸素濃度層・高抵抗層）
　１０７　　上部電極
　１０７’　　上部電極となる導電層
　１０８　　第２の層間絶縁層
　１０９　　第２のコンタクトホール
　１１０　　第２のコンタクトプラグ
　１１１　　第２の配線

Claims (9)

  1. 　基板上方に下部電極を形成する工程と、
    　前記下部電極上に第１の金属酸化物で構成される第１の抵抗変化層を形成する工程と、
    　前記第１の抵抗変化層の上面の一部にプラズマで励起されたイオンを衝突させることで、前記第１の抵抗変化層の前記上面に段差を形成する工程と、
    　前記段差の形成後に、前記段差上に残留した前記第１の抵抗変化層の残渣を除去する工程と、
    　前記残渣の除去後に、前記第１の抵抗変化層の前記段差を被覆して、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成され、かつ前記段差の上方表面に屈曲部を有する第２の抵抗変化層を形成する工程と、
    　前記第２の抵抗変化層上に上部電極を形成する工程と
    　を含む半導体記憶素子の製造方法。
  2. 　前記残渣を除去する工程において、前記段差上に残留した前記第１の抵抗変化層の残差を、前記第１の抵抗変化層の前記上面をエッチングしつつ除去する
    　請求項１に記載の半導体記憶素子の製造方法。
  3. 　前記段差の形成前に、前記第１の抵抗変化層上に、酸素不足度が前記第１の金属酸化物より小さい第３の金属酸化物で構成される第３の抵抗変化層を形成する工程をさらに含み、
    　前記段差を形成する工程において、前記第３の抵抗変化層の上面の、前記第１の抵抗変化層の前記上面の前記一部の上方に位置する部分に、前記イオンを衝突させることで、前記第３の抵抗変化層を貫通する開口を設け、当該開口の底部に露出した前記第１の抵抗変化層に前記イオンを衝突させることで、前記段差を形成する
    　請求項１または２に記載の半導体記憶素子の製造方法。
  4. 　前記段差を形成する工程において、前記イオンの衝突により、前記第１の抵抗変化層の前記上面の前記一部を除去し、前記第１の抵抗変化層の前記上面の除去された前記一部と除去されていない残部との境界に前記段差を形成する
    　請求項１から３のいずれか１項に記載の半導体記憶素子の製造方法。
  5. 　前記段差を形成する工程において、前記イオンの衝突を、不活性ガス、または不活性ガスを主成分とするフッ素を含有しない混合ガス中で行う
    　請求項１から４のいずれか１項に記載の半導体記憶素子の製造方法。
  6. 　前記残渣を除去する工程において、アンモニア、フッ素、塩素のいずれかを含む溶液で前記残渣をエッチングする
    　請求項１から４のいずれか１項に記載の半導体記憶素子の製造方法。
  7. 　前記残渣の除去後に、前記第１の金属酸化物の未結合手を酸素で終端する工程をさらに含む
    　請求項１から６のいずれか１項に記載の半導体記憶素子の製造方法。
  8. 　前記未結合手を酸素で終端する工程において、過酸化水素、オゾンのいずれかを含む溶液を使用して、第１の金属酸化物の前記未結合手を酸素で終端する
    　請求項７に記載の半導体記憶素子の製造方法。
  9. 　前記段差を形成後に、前記段差上に前記残渣がフレイク状に残留する
    　請求項１に記載の半導体記憶素子の製造方法。
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