JP3082722B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体記憶装置のキャパシタ電
極等の導電体材パターンの構造とその形成方法に関す
る。
の製造方法に関し、特に半導体記憶装置のキャパシタ電
極等の導電体材パターンの構造とその形成方法に関す
る。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる４ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる４ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
【０００５】しかし、このスタック構造のキャパシタ
（以下、スタック型のキャパシタと呼称する）の場合、
微少な面積領域に所定の容量値を確保するために非常に
高い誘電率を有する誘電体膜（容量絶縁膜）が必要にな
る。そこで、このような容量絶縁膜としてＳｒＴｉＯ3
（以下、ＳＴＯ膜という）、（Ｂａ，Ｓｒ）ＴｉＯ
3 （以下、ＢＳＴ膜という）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3
などの高誘電率材料が精力的に検討されている。そし
て、スタック型のキャパシタの下部電極として新しい導
電体材料が必要になる。これは、上記のような高誘電率
材料と下部電極との適切な組み合わせにより、キャパシ
タの高い信頼性を確保するためである。例えば、１９９
４年 インターナショナル エレクトロン デバイス
ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）のダイジ
ェスト オブ テクニカル ペーパー（Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）８３１〜８
３４頁に示されているように、容量絶縁膜にＳｒＴｉＯ
3 が使用され下部電極に二酸化ルテニウム（ＲｕＯ2 ）
の導電体材料が適用されている。
（以下、スタック型のキャパシタと呼称する）の場合、
微少な面積領域に所定の容量値を確保するために非常に
高い誘電率を有する誘電体膜（容量絶縁膜）が必要にな
る。そこで、このような容量絶縁膜としてＳｒＴｉＯ3
（以下、ＳＴＯ膜という）、（Ｂａ，Ｓｒ）ＴｉＯ
3 （以下、ＢＳＴ膜という）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3
などの高誘電率材料が精力的に検討されている。そし
て、スタック型のキャパシタの下部電極として新しい導
電体材料が必要になる。これは、上記のような高誘電率
材料と下部電極との適切な組み合わせにより、キャパシ
タの高い信頼性を確保するためである。例えば、１９９
４年 インターナショナル エレクトロン デバイス
ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）のダイジ
ェスト オブ テクニカル ペーパー（Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）８３１〜８
３４頁に示されているように、容量絶縁膜にＳｒＴｉＯ
3 が使用され下部電極に二酸化ルテニウム（ＲｕＯ2 ）
の導電体材料が適用されている。
【０００６】以下、図７を参照して従来の高誘電率材料
で構成されるスタック型のキャパシタの構造について説
明する。ここで、図７（ａ）は模式化したスタック型の
キャパシタの平面図であり、簡単化のため下部電極と容
量絶縁膜と上部電極とが示されている。図７（ｂ）は、
図７（ａ）に記すＣ−Ｄでの断面図である。
で構成されるスタック型のキャパシタの構造について説
明する。ここで、図７（ａ）は模式化したスタック型の
キャパシタの平面図であり、簡単化のため下部電極と容
量絶縁膜と上部電極とが示されている。図７（ｂ）は、
図７（ａ）に記すＣ−Ｄでの断面図である。
【０００７】以下、図７（ａ）と図７（ｂ）とを一緒に
して説明する。図７（ｂ）に示すように、導電型がＰ型
のシリコン基板１０１表面の所定の領域に導電型がＮ型
の拡散層１０２が形成され、シリコン基板１０１上の層
間絶縁膜１０３の一部が開口されプラグ１０４が形成さ
れている。そして、下部電極１０５が直接に層間絶縁膜
１０３に被着するように形成されている。ここで、下部
電極１０５と拡散層１０２とはプラグ１０４で電気接続
される。
して説明する。図７（ｂ）に示すように、導電型がＰ型
のシリコン基板１０１表面の所定の領域に導電型がＮ型
の拡散層１０２が形成され、シリコン基板１０１上の層
間絶縁膜１０３の一部が開口されプラグ１０４が形成さ
れている。そして、下部電極１０５が直接に層間絶縁膜
１０３に被着するように形成されている。ここで、下部
電極１０５と拡散層１０２とはプラグ１０４で電気接続
される。
【０００８】そして、図７（ａ）および図７（ｂ）に示
すように、下部電極１０５の側面および上面、さらに層
間絶縁膜１０３上に容量絶縁膜１０６が形成される。こ
こで、下部電極１０５の上面には表面凹凸１０７が形成
されている。
すように、下部電極１０５の側面および上面、さらに層
間絶縁膜１０３上に容量絶縁膜１０６が形成される。こ
こで、下部電極１０５の上面には表面凹凸１０７が形成
されている。
【０００９】そして、パターニングされた下部電極１０
５の電極側面１０８には多数の凹凸が形成されている。
すなわち、下部電極１０５のパターン形状は悪い。そし
て、この下部電極１０５上面および電極側面１０８上に
容量絶縁膜１０６が形成される。ここで、この容量絶縁
膜１０６は例えばＢＳＴ膜等で構成される。そして、全
体を被覆するように上部電極１０９が形成される。
５の電極側面１０８には多数の凹凸が形成されている。
すなわち、下部電極１０５のパターン形状は悪い。そし
て、この下部電極１０５上面および電極側面１０８上に
容量絶縁膜１０６が形成される。ここで、この容量絶縁
膜１０６は例えばＢＳＴ膜等で構成される。そして、全
体を被覆するように上部電極１０９が形成される。
【００１０】
【発明が解決しようとする課題】上述したように、従来
の技術では、キャパシタの下部電極のような導電体膜の
表面形状が非常に悪くなり、導電体膜の表面凹凸が多数
生じる。これは、従来の技術で説明したように、導電体
膜が柱状構造の多結晶膜であるためにその表面に凹凸が
形成されるからである。そして、この導電体膜表面の凹
凸のために、ドライエッチングによるパターニング後に
上記の電極側面１０８にも凹凸が形成されるようにな
る。このような凹凸形状は導電体膜の多結晶の粒径の大
きさに依存する。すなわち粒径の大きなものほど凹凸は
大きくなる。上述した従来の技術のＲｕＯ2 の例ではこ
のような凹凸は５０ｎｍ程度になる。
の技術では、キャパシタの下部電極のような導電体膜の
表面形状が非常に悪くなり、導電体膜の表面凹凸が多数
生じる。これは、従来の技術で説明したように、導電体
膜が柱状構造の多結晶膜であるためにその表面に凹凸が
形成されるからである。そして、この導電体膜表面の凹
凸のために、ドライエッチングによるパターニング後に
上記の電極側面１０８にも凹凸が形成されるようにな
る。このような凹凸形状は導電体膜の多結晶の粒径の大
きさに依存する。すなわち粒径の大きなものほど凹凸は
大きくなる。上述した従来の技術のＲｕＯ2 の例ではこ
のような凹凸は５０ｎｍ程度になる。
【００１１】このように表面形状およびパターン形状の
悪い下部電極がスタック型のキャパシタに使用される
と、キャパシタの誘電体膜を流れるリーク電流が増大
し、キャパシタに蓄積される情報電荷の保持特性が悪く
なる。そして、ＤＲＡＭ等半導体デバイスの情報電荷の
蓄積のための保持時間は減少するようになる。ここで、
このキャパシタのリーク電流の増加は、下部電極１０５
の表面および側面の凹凸部で電界が集中するようになる
ためである。
悪い下部電極がスタック型のキャパシタに使用される
と、キャパシタの誘電体膜を流れるリーク電流が増大
し、キャパシタに蓄積される情報電荷の保持特性が悪く
なる。そして、ＤＲＡＭ等半導体デバイスの情報電荷の
蓄積のための保持時間は減少するようになる。ここで、
このキャパシタのリーク電流の増加は、下部電極１０５
の表面および側面の凹凸部で電界が集中するようになる
ためである。
【００１２】本発明の目的は、キャパシタの電極形状を
向上させ信頼性の高いスタック型のキャパシタ構造を提
供すると共にその製造を容易にすることである。
向上させ信頼性の高いスタック型のキャパシタ構造を提
供すると共にその製造を容易にすることである。
【００１３】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に下部電極、高誘電率膜およ
び上部電極を順次積層して形成したキャパシタを有し、
前記下部電極の表面の凹凸が除去されて平坦化されてい
る。ここで、上記の下部電極は柱状の多結晶構造となっ
ている導電体膜で構成されている。そして、前記導電体
膜は二酸化ルテニウム、ルテニウムの単層膜もしくは積
層膜あるいはイリジウム、酸化イリジウムの単層膜もし
くは積層膜である。または、前記導電体膜はオスミウム
もしくはその酸化物、レニウム、白金あるいはロジウム
である。
体装置では、半導体基板上に下部電極、高誘電率膜およ
び上部電極を順次積層して形成したキャパシタを有し、
前記下部電極の表面の凹凸が除去されて平坦化されてい
る。ここで、上記の下部電極は柱状の多結晶構造となっ
ている導電体膜で構成されている。そして、前記導電体
膜は二酸化ルテニウム、ルテニウムの単層膜もしくは積
層膜あるいはイリジウム、酸化イリジウムの単層膜もし
くは積層膜である。または、前記導電体膜はオスミウム
もしくはその酸化物、レニウム、白金あるいはロジウム
である。
【００１４】また、本発明の半導体装置の製造方法は、
半導体基板上の絶縁膜表面に接着材を形成し前記接着材
上に導電体膜を形成する工程と、前記導電体膜の表面の
凹凸を化学機械研磨（ＣＭＰ）法で研磨し平坦にする工
程と、前記平坦化した導電体膜を下部電極に加工し前記
下部電極上に高誘電率膜と上部電極とを積層する工程と
を含む。
半導体基板上の絶縁膜表面に接着材を形成し前記接着材
上に導電体膜を形成する工程と、前記導電体膜の表面の
凹凸を化学機械研磨（ＣＭＰ）法で研磨し平坦にする工
程と、前記平坦化した導電体膜を下部電極に加工し前記
下部電極上に高誘電率膜と上部電極とを積層する工程と
を含む。
【００１５】あるいは、本発明の半導体装置の製造方法
は、半導体基板上の絶縁膜表面に接着材を形成し前記接
着材上に導電体膜を形成する工程と、前記導電体膜を所
定パターンに加工し複数の下部電極を形成する工程と、
前記複数の下部電極間にエッチングストッパ用の絶縁膜
を充填し前記下部電極の表面の凹凸をＣＭＰで研磨し平
坦にする工程と、前記平坦化した下部電極上に高誘電率
膜と上部電極とを積層する工程とを含む。
は、半導体基板上の絶縁膜表面に接着材を形成し前記接
着材上に導電体膜を形成する工程と、前記導電体膜を所
定パターンに加工し複数の下部電極を形成する工程と、
前記複数の下部電極間にエッチングストッパ用の絶縁膜
を充填し前記下部電極の表面の凹凸をＣＭＰで研磨し平
坦にする工程と、前記平坦化した下部電極上に高誘電率
膜と上部電極とを積層する工程とを含む。
【００１６】ここで、前記エッチングストッパ用の絶縁
膜はＳＯＧ膜で構成されている。また、前記接着材はチ
タンを含む金属であり、前記導電体膜は二酸化ルテニウ
ム、ルテニウムの単層膜もしくは積層膜あるいはイリジ
ウム、酸化イリジウムの単層膜もしくは積層膜である。
膜はＳＯＧ膜で構成されている。また、前記接着材はチ
タンを含む金属であり、前記導電体膜は二酸化ルテニウ
ム、ルテニウムの単層膜もしくは積層膜あるいはイリジ
ウム、酸化イリジウムの単層膜もしくは積層膜である。
【００１７】また、上記の高誘電率膜はＳｒＴｉＯ
3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜あるいはＰｂ（Ｚｒ，
Ｔｉ）Ｏ3 膜で構成されている。
3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜あるいはＰｂ（Ｚｒ，
Ｔｉ）Ｏ3 膜で構成されている。
【００１８】このように、高誘電率膜を有するキャパシ
タの下部電極表面の凹凸を除去し平坦化することで、キ
ャパシタの電極形状が向上し信頼性の高いスタック型の
キャパシタ構造となる。
タの下部電極表面の凹凸を除去し平坦化することで、キ
ャパシタの電極形状が向上し信頼性の高いスタック型の
キャパシタ構造となる。
【００１９】通常、絶縁膜上の導電体膜表面の凹凸をＣ
ＭＰで平坦化する場合には、非常に大きなせん断応力が
発生し上記導電体膜の剥がれが頻発するようになる。し
かし、本発明では上記絶縁膜と導電体膜の間に接着材と
なるチタン等の金属膜が形成されるために、上記の導電
体膜の剥がれは皆無となる。
ＭＰで平坦化する場合には、非常に大きなせん断応力が
発生し上記導電体膜の剥がれが頻発するようになる。し
かし、本発明では上記絶縁膜と導電体膜の間に接着材と
なるチタン等の金属膜が形成されるために、上記の導電
体膜の剥がれは皆無となる。
【００２０】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１および図２で説明する。ここで、図１およ
び図２は、本発明によりスタック型のキャパシタを形成
する場合の製造工程順の断面図である。なお、本発明の
スタック型のキャパシタの構造は、上記の製造工程順の
説明の中で示される。
について図１および図２で説明する。ここで、図１およ
び図２は、本発明によりスタック型のキャパシタを形成
する場合の製造工程順の断面図である。なお、本発明の
スタック型のキャパシタの構造は、上記の製造工程順の
説明の中で示される。
【００２１】図１（ａ）に示すように、導電型がＰ型の
シリコン基板１表面の所定の領域に拡散層２が形成され
る。ここで、拡散層２はヒ素等のＮ型不純物を含有する
拡散層である。そして、化学気相成長（ＣＶＤ）法で全
面にシリコン酸化膜が堆積され層間絶縁膜３が形成され
る。そして、この層間絶縁膜に開口４が形成され、この
開口４にリン不純物を含有する多結晶シリコンが充填さ
れ、プラグ５が形成される。
シリコン基板１表面の所定の領域に拡散層２が形成され
る。ここで、拡散層２はヒ素等のＮ型不純物を含有する
拡散層である。そして、化学気相成長（ＣＶＤ）法で全
面にシリコン酸化膜が堆積され層間絶縁膜３が形成され
る。そして、この層間絶縁膜に開口４が形成され、この
開口４にリン不純物を含有する多結晶シリコンが充填さ
れ、プラグ５が形成される。
【００２２】次に、層間絶縁膜３およびプラグ５表面に
被着する膜厚１０ｎｍ程度のチタン薄膜６が形成され
る。ここで、チタン薄膜６と層間絶縁膜３との接着性は
非常によい。さらに、このチタン薄膜６上に窒化チタン
薄膜７が形成される。ここで、窒化チタン薄膜７の膜厚
は１０ｎｍ程度である。
被着する膜厚１０ｎｍ程度のチタン薄膜６が形成され
る。ここで、チタン薄膜６と層間絶縁膜３との接着性は
非常によい。さらに、このチタン薄膜６上に窒化チタン
薄膜７が形成される。ここで、窒化チタン薄膜７の膜厚
は１０ｎｍ程度である。
【００２３】次に、図１（ｂ）に示すように、窒化チタ
ン薄膜７上に導電体膜８が形成される。ここで、導電体
膜８は反応性スパッタ法で堆積される膜厚３００ｎｍ程
度のＲｕ０2 膜である。この反応性スパッタでは、Ａｒ
／Ｏ2 の混合ガスが用いられ、Ｒｕ金属をターゲットに
してスパッタリングがなされる。このようにして形成さ
れる導電体膜２は多結晶構造であり柱状構造のＲｕＯ2
で構成され、その表面には３ｎｍ程度の表面凹凸９が形
成される。
ン薄膜７上に導電体膜８が形成される。ここで、導電体
膜８は反応性スパッタ法で堆積される膜厚３００ｎｍ程
度のＲｕ０2 膜である。この反応性スパッタでは、Ａｒ
／Ｏ2 の混合ガスが用いられ、Ｒｕ金属をターゲットに
してスパッタリングがなされる。このようにして形成さ
れる導電体膜２は多結晶構造であり柱状構造のＲｕＯ2
で構成され、その表面には３ｎｍ程度の表面凹凸９が形
成される。
【００２４】次に、図１（ｃ）に示すように、導電体膜
８の表面がＣＭＰ法で研磨される。ここで、研磨材とし
てアルミナ（Ａｌ2 Ｏ3 ）が使用される。このようにし
て、導電体膜８表面の表面凹凸９は完全に除去され、平
坦化表面１０が形成されるようになる。
８の表面がＣＭＰ法で研磨される。ここで、研磨材とし
てアルミナ（Ａｌ2 Ｏ3 ）が使用される。このようにし
て、導電体膜８表面の表面凹凸９は完全に除去され、平
坦化表面１０が形成されるようになる。
【００２５】このＣＭＰによる研磨の工程では、導電体
膜８に大きなせん断応力が加わる。このために、導電体
膜８の下地との接着性が弱いと、このＣＭＰの工程で導
電体膜８の剥がれが生じる。しかし、本発明では、層間
絶縁膜３と導電体膜８との間に導電体材料で構成される
接着材、すなわち、窒化チタン薄膜７／チタン薄膜６の
積層膜が形成されている。このために、上記のような剥
がれは皆無である。
膜８に大きなせん断応力が加わる。このために、導電体
膜８の下地との接着性が弱いと、このＣＭＰの工程で導
電体膜８の剥がれが生じる。しかし、本発明では、層間
絶縁膜３と導電体膜８との間に導電体材料で構成される
接着材、すなわち、窒化チタン薄膜７／チタン薄膜６の
積層膜が形成されている。このために、上記のような剥
がれは皆無である。
【００２６】次に、図２（ａ）に示すように、平坦化表
面１０上にエッチングマスク１１が形成される。そし
て、エッチングマスク１１で上記の導電体膜８が反応性
イオンエッチング（ＲＩＥ）される。ここで、ＲＩＥで
のエッチングガスとしてＯ2 とＣｌ2 の混合ガスが使用
される。このようにして、図２（ａ）に示すように、層
間絶縁膜３上に接着材である窒化チタン薄膜７／チタン
薄膜６の積層膜を介して、ＲｕＯ2 で構成される下部電
極１２が形成されることになる。
面１０上にエッチングマスク１１が形成される。そし
て、エッチングマスク１１で上記の導電体膜８が反応性
イオンエッチング（ＲＩＥ）される。ここで、ＲＩＥで
のエッチングガスとしてＯ2 とＣｌ2 の混合ガスが使用
される。このようにして、図２（ａ）に示すように、層
間絶縁膜３上に接着材である窒化チタン薄膜７／チタン
薄膜６の積層膜を介して、ＲｕＯ2 で構成される下部電
極１２が形成されることになる。
【００２７】そして、全面に容量絶縁膜１３が堆積され
る。ここで、容量絶縁膜１３は例えばＢＳＴ膜で構成さ
れる。さらに、全面を被覆するように上部電極１４が形
成される。このようにして、図２（ｂ）に示すように、
ＲｕＯ2 で構成される下部電極１２を有するスタック型
のキャパシタが形成される。本発明の場合には、下部電
極１２の電極上面および電極側面には全く凹凸は形成さ
れない。
る。ここで、容量絶縁膜１３は例えばＢＳＴ膜で構成さ
れる。さらに、全面を被覆するように上部電極１４が形
成される。このようにして、図２（ｂ）に示すように、
ＲｕＯ2 で構成される下部電極１２を有するスタック型
のキャパシタが形成される。本発明の場合には、下部電
極１２の電極上面および電極側面には全く凹凸は形成さ
れない。
【００２８】以上のように本発明のスタック型のキャパ
シタの断面構造では、図２（ｂ）に示すように、導電型
がＰ型のシリコン基板１表面の所定の領域に導電型がＮ
型の拡散層２が形成され、シリコン基板１上の層間絶縁
膜３の一部が開口されプラグ５が形成される。ここで、
プラグ５はリンあるいはヒ素不純物を含有する多結晶シ
リコンで形成される。あるいは、このプラグ５はタング
ステン、窒化チタン等の金属で形成されてもよい。この
プラグ５により、下部電極１２と拡散層２とが電気接続
されるようになる。そして、層間絶縁膜３と下部電極１
２との間に接着材として窒化チタン薄膜７／チタン薄膜
６の積層膜が形成されている。
シタの断面構造では、図２（ｂ）に示すように、導電型
がＰ型のシリコン基板１表面の所定の領域に導電型がＮ
型の拡散層２が形成され、シリコン基板１上の層間絶縁
膜３の一部が開口されプラグ５が形成される。ここで、
プラグ５はリンあるいはヒ素不純物を含有する多結晶シ
リコンで形成される。あるいは、このプラグ５はタング
ステン、窒化チタン等の金属で形成されてもよい。この
プラグ５により、下部電極１２と拡散層２とが電気接続
されるようになる。そして、層間絶縁膜３と下部電極１
２との間に接着材として窒化チタン薄膜７／チタン薄膜
６の積層膜が形成されている。
【００２９】上記第１の実施の形態と同様にして下部電
極およびスタック型のキャパシタが形成されると、キャ
パシタに蓄積される情報電荷の保持特性が非常に向上す
るようになる。これについて図３で説明する。図３で
は、横軸にキャパシタの下部電極と上部電極との間の印
加電圧がとられ、縦軸に下部電極と上部電極との間の容
量絶縁膜のリーク電流がとられている。ここで、リーク
電流は単位面積当たりに換算して示されている。
極およびスタック型のキャパシタが形成されると、キャ
パシタに蓄積される情報電荷の保持特性が非常に向上す
るようになる。これについて図３で説明する。図３で
は、横軸にキャパシタの下部電極と上部電極との間の印
加電圧がとられ、縦軸に下部電極と上部電極との間の容
量絶縁膜のリーク電流がとられている。ここで、リーク
電流は単位面積当たりに換算して示されている。
【００３０】図３に示すように、本発明の場合には、容
量絶縁膜のリーク電流は、従来の技術の場合より大幅に
低減する。ほぼ３桁程度の低減である。例えば、下部電
極と上部電極との間の印加電圧が１．５ｖの場合では、
本発明の場合のキャパシタのリーク電流は１０-9Ａ／ｃ
ｍ2 程度の値を示す。これに対して、従来の技術の場合
では、この値は１０-6Ａ／ｃｍ2 以上になる。
量絶縁膜のリーク電流は、従来の技術の場合より大幅に
低減する。ほぼ３桁程度の低減である。例えば、下部電
極と上部電極との間の印加電圧が１．５ｖの場合では、
本発明の場合のキャパシタのリーク電流は１０-9Ａ／ｃ
ｍ2 程度の値を示す。これに対して、従来の技術の場合
では、この値は１０-6Ａ／ｃｍ2 以上になる。
【００３１】このようにして、本発明のスタック型のキ
ャパシタに使用されると、キャパシタに蓄積される情報
電荷の保持特性が大幅に向上するようになる。そして、
情報電荷の蓄積のための保持時間が増大する。
ャパシタに使用されると、キャパシタに蓄積される情報
電荷の保持特性が大幅に向上するようになる。そして、
情報電荷の蓄積のための保持時間が増大する。
【００３２】次に、本発明の第２の実施の形態について
図４乃至図６を参照して説明する。ここで、図４はメモ
リセル部にアレイ状に形成されたスタック型のキャパシ
タの平面図であり、簡単化のため下部電極と容量絶縁膜
と上部電極とが示されている。また、図５および図６
は、このようなスタック型のキャパシタの製造工程順の
断面図であり、図４に記すＡ−Ｂでの断面で示されてい
る。
図４乃至図６を参照して説明する。ここで、図４はメモ
リセル部にアレイ状に形成されたスタック型のキャパシ
タの平面図であり、簡単化のため下部電極と容量絶縁膜
と上部電極とが示されている。また、図５および図６
は、このようなスタック型のキャパシタの製造工程順の
断面図であり、図４に記すＡ−Ｂでの断面で示されてい
る。
【００３３】以下の説明では、第１の実施の形態で説明
したものと同様のものは同一符号で示される。なお、こ
の第２の実施の形態では、下部電極上の表面凹凸がＣＭ
Ｐにより平坦化される場合に、エッチングストッパ膜が
用いられる点に大きな特徴がある。
したものと同様のものは同一符号で示される。なお、こ
の第２の実施の形態では、下部電極上の表面凹凸がＣＭ
Ｐにより平坦化される場合に、エッチングストッパ膜が
用いられる点に大きな特徴がある。
【００３４】図４に示すように、アレイ状に配列された
複数の下部電極１２ａ，１２ｂの側面および上面上に容
量絶縁膜１３が形成されている。ここで、下部電極１２
ａ，１２ｂの側面および上面には表面凹凸は形成されて
いない。なお、この容量絶縁膜１３は例えばＳＴＯ膜の
ような高誘電率膜で構成される。そして、全体を被覆す
るように上部電極１４が形成されている。
複数の下部電極１２ａ，１２ｂの側面および上面上に容
量絶縁膜１３が形成されている。ここで、下部電極１２
ａ，１２ｂの側面および上面には表面凹凸は形成されて
いない。なお、この容量絶縁膜１３は例えばＳＴＯ膜の
ような高誘電率膜で構成される。そして、全体を被覆す
るように上部電極１４が形成されている。
【００３５】このようなアレイ状のスタック型のキャパ
シタは次のようにして形成される。すなわち、図５
（ａ）に示すように、第１の実施の形態と同様にして、
導電型がＰ型のシリコン基板１表面の所定の領域に拡散
層２ａおよび２ｂが形成される。そして、全面にシリコ
ン酸化膜が堆積され層間絶縁膜３が形成される。また、
この層間絶縁膜３に開口４ａ，４ｂが形成され、この開
口４ａ，４ｂにリン不純物を含有する多結晶シリコンが
充填され、プラグ５ａ，５ｂが形成される。
シタは次のようにして形成される。すなわち、図５
（ａ）に示すように、第１の実施の形態と同様にして、
導電型がＰ型のシリコン基板１表面の所定の領域に拡散
層２ａおよび２ｂが形成される。そして、全面にシリコ
ン酸化膜が堆積され層間絶縁膜３が形成される。また、
この層間絶縁膜３に開口４ａ，４ｂが形成され、この開
口４ａ，４ｂにリン不純物を含有する多結晶シリコンが
充填され、プラグ５ａ，５ｂが形成される。
【００３６】次に、層間絶縁膜３およびプラグ５ａ，５
ｂ表面に被着するチタン薄膜６が形成される。さらに、
このチタン薄膜６上に窒化チタン薄膜７が形成される。
ｂ表面に被着するチタン薄膜６が形成される。さらに、
このチタン薄膜６上に窒化チタン薄膜７が形成される。
【００３７】そして、窒化チタン薄膜７上に導電体膜８
が形成される。ここで、導電体膜８は反応性スパッタ法
で堆積される膜厚２００ｎｍ程度のＩｒ０2 膜である。
この反応性スパッタでは、Ａｒ／Ｏ2 の混合ガスが用い
られ、Ｉｒ金属をターゲットにしてスパッタリングがな
される。このようにして形成される導電体膜２は多結晶
構造であり柱状構造のＩｒＯ2 で構成され、その表面に
は１．５ｎｍ程度の表面凹凸９が形成される。次に、公
知のフォトリソグラフィ技術とドライエッチング技術と
で金属マスク１５が形成され、これをエッチングマスク
にして導電体膜８および窒化チタン薄膜７／チタン薄膜
６がＲＩＥで加工され、図５（ｂ）に示すように、多数
の下部電極１２ａ，１２ｂ等が形成される。なお、この
状態では、下部電極１２ａ，１２ｂ上には表面凹凸９が
未だ形成されている。
が形成される。ここで、導電体膜８は反応性スパッタ法
で堆積される膜厚２００ｎｍ程度のＩｒ０2 膜である。
この反応性スパッタでは、Ａｒ／Ｏ2 の混合ガスが用い
られ、Ｉｒ金属をターゲットにしてスパッタリングがな
される。このようにして形成される導電体膜２は多結晶
構造であり柱状構造のＩｒＯ2 で構成され、その表面に
は１．５ｎｍ程度の表面凹凸９が形成される。次に、公
知のフォトリソグラフィ技術とドライエッチング技術と
で金属マスク１５が形成され、これをエッチングマスク
にして導電体膜８および窒化チタン薄膜７／チタン薄膜
６がＲＩＥで加工され、図５（ｂ）に示すように、多数
の下部電極１２ａ，１２ｂ等が形成される。なお、この
状態では、下部電極１２ａ，１２ｂ上には表面凹凸９が
未だ形成されている。
【００３８】次に、図５（ｃ）に示すように、層間絶縁
膜３あるいは下部電極１２ａ，１２ｂ等を被覆するよう
にストッパ用絶縁膜１６が形成される。ここで、ストッ
パ用絶縁膜１６は、スピン・オン・グラス（ＳＯＧ）で
構成される。
膜３あるいは下部電極１２ａ，１２ｂ等を被覆するよう
にストッパ用絶縁膜１６が形成される。ここで、ストッ
パ用絶縁膜１６は、スピン・オン・グラス（ＳＯＧ）で
構成される。
【００３９】次に、ＣＭＰ法でＳＯＧが選択的に研磨さ
れる。ここで、研磨剤としてはコロイダルシリカの水溶
液が用いられる。このようにして、図６（ａ）に示すよ
うに、下部電極１２ａ，１２ｂ等の間にエッチングスト
ッパ１７が形成されるようになる。
れる。ここで、研磨剤としてはコロイダルシリカの水溶
液が用いられる。このようにして、図６（ａ）に示すよ
うに、下部電極１２ａ，１２ｂ等の間にエッチングスト
ッパ１７が形成されるようになる。
【００４０】そして、図６（ｂ）に示すように、下部電
極１２ａ，１２ｂ等の表面がＣＭＰ法で研磨される。こ
こで、研磨材としてアルミナ（Ａｌ2 Ｏ3 ）が使用され
る。このようにして、下部電極１２ａ，１２ｂ表面の表
面凹凸９は完全に除去され、平坦化表面１０が形成され
るようになる。
極１２ａ，１２ｂ等の表面がＣＭＰ法で研磨される。こ
こで、研磨材としてアルミナ（Ａｌ2 Ｏ3 ）が使用され
る。このようにして、下部電極１２ａ，１２ｂ表面の表
面凹凸９は完全に除去され、平坦化表面１０が形成され
るようになる。
【００４１】そして、エッチングストッパ１７が選択的
に除去される。そして、全面に容量絶縁膜１３が堆積さ
れる。ここで、容量絶縁膜１３は例えばＳＴＯ膜で構成
される。さらに、全面を被覆するように上部電極１４が
形成される。このようにして、図６（ｃ）に示すよう
に、ＩｒＯ2 で構成される下部電極１２ａ，１２ｂ等を
有するスタック型のキャパシタのアレイが形成される。
に除去される。そして、全面に容量絶縁膜１３が堆積さ
れる。ここで、容量絶縁膜１３は例えばＳＴＯ膜で構成
される。さらに、全面を被覆するように上部電極１４が
形成される。このようにして、図６（ｃ）に示すよう
に、ＩｒＯ2 で構成される下部電極１２ａ，１２ｂ等を
有するスタック型のキャパシタのアレイが形成される。
【００４２】以上のようにして、図６（ｃ）に示すよう
に、導電型がＰ型のシリコン基板１表面の所定の領域に
導電型がＮ型の多数の拡散層２ａ，２ｂ等が形成され、
シリコン基板１上の層間絶縁膜３の一部が開口されプラ
グ５ａ，５ｂ等が形成される。ここで、プラグ５ａ，５
ｂ等はリンあるいはヒ素不純物を含有する多結晶シリコ
ンで形成される。あるいは、これらのプラグはタングス
テン、窒化チタン等の金属で形成されてもよい。これら
のプラグにより、下部電極１２ａと拡散層２ａ、下部電
極１２ｂと拡散層２ｂがそれぞれ電気接続されるように
なる。そして、層間絶縁膜３と下部電極１２ａ，１２ｂ
等との間に接着材として窒化チタン薄膜７／チタン薄膜
６の積層膜が形成されている。
に、導電型がＰ型のシリコン基板１表面の所定の領域に
導電型がＮ型の多数の拡散層２ａ，２ｂ等が形成され、
シリコン基板１上の層間絶縁膜３の一部が開口されプラ
グ５ａ，５ｂ等が形成される。ここで、プラグ５ａ，５
ｂ等はリンあるいはヒ素不純物を含有する多結晶シリコ
ンで形成される。あるいは、これらのプラグはタングス
テン、窒化チタン等の金属で形成されてもよい。これら
のプラグにより、下部電極１２ａと拡散層２ａ、下部電
極１２ｂと拡散層２ｂがそれぞれ電気接続されるように
なる。そして、層間絶縁膜３と下部電極１２ａ，１２ｂ
等との間に接着材として窒化チタン薄膜７／チタン薄膜
６の積層膜が形成されている。
【００４３】この第２の実施の形態では、平坦化後の下
部電極１２ａ，１２ｂ膜厚のウェーハ面内均一性が第１
の実施の形態の場合より優れるようになる。第１の実施
の形態の場合には、８インチΦのウェーハ基板で下部電
極の膜厚のバラツキが１０％程度になるのに対して、こ
の場合には、５％以下になる。
部電極１２ａ，１２ｂ膜厚のウェーハ面内均一性が第１
の実施の形態の場合より優れるようになる。第１の実施
の形態の場合には、８インチΦのウェーハ基板で下部電
極の膜厚のバラツキが１０％程度になるのに対して、こ
の場合には、５％以下になる。
【００４４】また、第１の実施の形態と同様に、第２の
実施の形態でも下部電極およびスタック型のキャパシタ
が形成されると、キャパシタに蓄積される情報電荷の保
持特性が向上する。
実施の形態でも下部電極およびスタック型のキャパシタ
が形成されると、キャパシタに蓄積される情報電荷の保
持特性が向上する。
【００４５】以上の本発明の実施の形態では、スタック
型のキャパシタの容量絶縁膜としてＳＴＯ膜、ＢＳＴ膜
あるいはＰＺＴ膜などの高誘電率膜が非常に簡単に適用
できるようになる。
型のキャパシタの容量絶縁膜としてＳＴＯ膜、ＢＳＴ膜
あるいはＰＺＴ膜などの高誘電率膜が非常に簡単に適用
できるようになる。
【００４６】以上の実施の形態では、スタック型のキャ
パシタの下部電極がＲｕ０2 膜あるいはＩｒ０2 膜で構
成される場合について説明されている。本発明はこのよ
うな材料に限定されるものでなく、多結晶構造を有する
導電体膜であれば適用できるものである。例えば、ルテ
ニウム（Ｒｕ）膜の単層膜、Ｒｕ０2 膜／Ｒｕ膜（Ｒｕ
膜上にＲｕ０2 膜を堆積した積層膜）、Ｉｒ膜の単層
膜、ＩｒＯ2 膜／Ｉｒ膜でも本発明の効果が生じる。さ
らには、下部電極がオスミウム（Ｏｓ）もしくはその酸
化物あるいはレニウム（Ｒｅ）、白金（Ｐｔ）、パラジ
ウム（Ｐｄ）、ロジウム（Ｒｈ）で形成されても同様の
効果が生じる。
パシタの下部電極がＲｕ０2 膜あるいはＩｒ０2 膜で構
成される場合について説明されている。本発明はこのよ
うな材料に限定されるものでなく、多結晶構造を有する
導電体膜であれば適用できるものである。例えば、ルテ
ニウム（Ｒｕ）膜の単層膜、Ｒｕ０2 膜／Ｒｕ膜（Ｒｕ
膜上にＲｕ０2 膜を堆積した積層膜）、Ｉｒ膜の単層
膜、ＩｒＯ2 膜／Ｉｒ膜でも本発明の効果が生じる。さ
らには、下部電極がオスミウム（Ｏｓ）もしくはその酸
化物あるいはレニウム（Ｒｅ）、白金（Ｐｔ）、パラジ
ウム（Ｐｄ）、ロジウム（Ｒｈ）で形成されても同様の
効果が生じる。
【００４７】また、本発明の実施の形態では、ストッパ
用絶縁膜１６として、ＳＯＧが使用される場合について
説明された。このＳＯＧの代わりにＣＶＤ法で堆積され
るシリコン窒化膜でも本発明の効果は生じるものであ
る。
用絶縁膜１６として、ＳＯＧが使用される場合について
説明された。このＳＯＧの代わりにＣＶＤ法で堆積され
るシリコン窒化膜でも本発明の効果は生じるものであ
る。
【００４８】なお、以上の実施の形態では、スタック型
のキャパシタの下部電極の場合について説明されている
が、本発明の方法はこれ以外の電極の構造、例えば配線
等の電極の形成にも充分に適用できることに言及してお
く。
のキャパシタの下部電極の場合について説明されている
が、本発明の方法はこれ以外の電極の構造、例えば配線
等の電極の形成にも充分に適用できることに言及してお
く。
【００４９】
【発明の効果】以上に説明したように、本発明の半導体
装置では、半導体基板上に下部電極、高誘電率膜および
上部電極を順次積層して形成したキャパシタを有し、下
部電極の表面の凹凸が除去されて平坦化される。
装置では、半導体基板上に下部電極、高誘電率膜および
上部電極を順次積層して形成したキャパシタを有し、下
部電極の表面の凹凸が除去されて平坦化される。
【００５０】このようなキャパシタの製造方法では、半
導体基板上の絶縁膜表面に接着材が形成されこの接着材
上に導電体膜が堆積される。そして、上記の導電体膜の
表面の凹凸はＣＭＰで研磨され平坦表面が形成される。
この平坦化された導電体膜が下部電極に加工され高誘電
率膜と上部電極とが積層される。
導体基板上の絶縁膜表面に接着材が形成されこの接着材
上に導電体膜が堆積される。そして、上記の導電体膜の
表面の凹凸はＣＭＰで研磨され平坦表面が形成される。
この平坦化された導電体膜が下部電極に加工され高誘電
率膜と上部電極とが積層される。
【００５１】あるいは、半導体基板上の絶縁膜表面に接
着材が形成され、この接着材上に表面に凹凸のある導電
体膜が堆積される。そして、初めに、この導電体膜が所
定パターンに加工され複数の下部電極が形成される。そ
れから、この複数の下部電極間にエッチングストッパ用
の絶縁膜が埋め込まれ、上記の絶縁膜をエッチングスト
ッパとするＣＭＰで下部電極の表面の凹凸が研磨され除
去される。
着材が形成され、この接着材上に表面に凹凸のある導電
体膜が堆積される。そして、初めに、この導電体膜が所
定パターンに加工され複数の下部電極が形成される。そ
れから、この複数の下部電極間にエッチングストッパ用
の絶縁膜が埋め込まれ、上記の絶縁膜をエッチングスト
ッパとするＣＭＰで下部電極の表面の凹凸が研磨され除
去される。
【００５２】このように平坦化した下部電極がスタック
型のキャパシタに使用されると、キャパシタに蓄積され
る情報電荷の保持特性が非常に向上する。そして、情報
電荷の蓄積のための保持時間が増大するようになる。
型のキャパシタに使用されると、キャパシタに蓄積され
る情報電荷の保持特性が非常に向上する。そして、情報
電荷の蓄積のための保持時間が増大するようになる。
【００５３】また、ＣＭＰ工程時に生じるせん断応力で
上記導電体膜が剥がれることは皆無になる。さらに、Ｃ
ＭＰによる研磨後の下部電極のウェーハ面内均一性が非
常に向上する。
上記導電体膜が剥がれることは皆無になる。さらに、Ｃ
ＭＰによる研磨後の下部電極のウェーハ面内均一性が非
常に向上する。
【００５４】このようにして、高誘電率膜をキャパシタ
の容量絶縁膜とした、信頼性の高いスタック型のキャパ
シタが可能になり、半導体装置の超高集積化および高密
度化が大幅に促進される。
の容量絶縁膜とした、信頼性の高いスタック型のキャパ
シタが可能になり、半導体装置の超高集積化および高密
度化が大幅に促進される。
【図１】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図２】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図３】本発明の効果を説明するためのグラフである。
【図４】本発明の第２の実施の形態を説明するためのキ
ャパシタの平面図である。
ャパシタの平面図である。
【図５】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図６】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図７】従来の技術で形成した模式的キャパシタの平面
図と断面図である。
図と断面図である。
１，１０１ シリコン基板 ２，２ａ，２ｂ，１０２ 拡散層 ３，１０３ 層間絶縁膜 ４，４ａ，４ｂ 開口 ５，５ａ，５ｂ，１０４ プラグ ６ チタン薄膜 ７ 窒化チタン薄膜 ８ 導電体膜 ９，１０７ 表面凹凸 １０ 平坦化表面 １１ エッチングマスク １２，１２ａ，１２ｂ，１０５ 下部電極 １３，１０６ 容量絶縁膜 １４，１０９ 上部電極 １５ 金属マスク １６ ストッパ用絶縁膜 １７ エッチングストッパ １０８ 電極側面
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/10 ６５１ 29/40 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/304 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 29/40
Claims (8)
- 【請求項１】 半導体基板上に下部電極、高誘電率膜お
よび上部電極を順次積層して形成したキャパシタを有
し、前記下部電極が柱状の多結晶構造を有する導電体膜
で構成され、前記下部電極の表面の凹凸が除去されて平
坦化されていることを特徴とする半導体装置。 - 【請求項２】 前記導電体膜が二酸化ルテニウム、ルテ
ニウムの単層膜もしくは積層膜あるいはイリジウム、酸
化イリジウムの単層膜もしくは積層膜であることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記導電体膜がオスミウムもしくはその
酸化物、レニウム、白金あるいはロジウムであることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 半導体基板上の絶縁膜表面に接着材を形
成し前記接着材上に導電体膜を形成する工程と、前記導
電体膜の表面の凹凸を化学機械研磨で研磨し平坦にする
工程と、前記平坦化した導電体膜を下部電極に加工し前
記下部電極上に高誘電率膜と上部電極とを積層する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上の絶縁膜表面に接着材を形
成し前記接着材上に導電体膜を形成する工程と、前記導
電体膜を所定パターンに加工し複数の下部電極を形成す
る工程と、前記複数の下部電極間にエッチングストッパ
用の絶縁膜を充填し前記下部電極の表面の凹凸を化学機
械研磨で研磨し平坦にする工程と、前記平坦化した下部
電極上に高誘電率膜と上部電極とを積層する工程と、を
含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記エッチングストッパ用の絶縁膜がス
ピン・オン・ガラス（ＳＯＧ）で構成されていることを
特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記接着材がチタンを含む金属であり、
前記導電体膜が二酸化ルテニウム、ルテニウムの単層膜
もしくは積層膜あるいはイリジウム、酸化イリジウムの
単層膜もしくは積層膜であることを特徴とする請求項
４、請求項５または請求項６記載の半導体装置の製造方
法。 - 【請求項８】 前記高誘電率膜がＳｒＴｉＯ3 膜、（Ｂ
ａ，Ｓｒ）ＴｉＯ3膜あるいはＰｂ（Ｚｒ，Ｔｉ）Ｏ3
膜で構成されていることを特徴とする請求項４から請求
項７のうち１つの請求項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09274709A JP3082722B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09274709A JP3082722B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111947A JPH11111947A (ja) | 1999-04-23 |
| JP3082722B2 true JP3082722B2 (ja) | 2000-08-28 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09274709A Expired - Fee Related JP3082722B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4188598B2 (ja) * | 1999-08-13 | 2008-11-26 | キャボット マイクロエレクトロニクス コーポレイション | 停止化合物を伴う研磨系及びその使用方法 |
| JP4228560B2 (ja) * | 2000-11-01 | 2009-02-25 | ソニー株式会社 | キャパシタ素子及びその製造方法 |
| JP2002151656A (ja) * | 2000-11-14 | 2002-05-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4778117B2 (ja) | 2009-05-28 | 2011-09-21 | パナソニック株式会社 | メモリセルアレイ、メモリセルアレイの製造方法、不揮発性記憶装置、および、クロスポイント型のメモリセルアレイを構成するメモリセル |
| WO2011024455A1 (ja) | 2009-08-28 | 2011-03-03 | パナソニック株式会社 | 半導体記憶装置及びその製造方法 |
| JP5956106B2 (ja) | 2010-08-27 | 2016-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-10-07 JP JP09274709A patent/JP3082722B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11111947A (ja) | 1999-04-23 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000530 |
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