JP3102387B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000000034 method Methods 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000003990 capacitor Substances 0.000 claims description 65
- 239000004020 conductor Substances 0.000 claims description 58
- 239000000463 material Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 239000010410 layer Substances 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 8
- 239000002356 single layer Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 5
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 3
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005546 reactive sputtering Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 241001663154 Electron Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体記憶装置のキャパシタ電極等の導
電体材パターンの形成方法に関する。
法に関し、特に半導体記憶装置のキャパシタ電極等の導
電体材パターンの形成方法に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる４ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる４ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
【０００５】しかし、このスタック構造のキャパシタ
（以下、スタック型のキャパシタと呼称する）の場合、
微少な面積領域に所定の容量値を確保するために非常に
高い誘電率を有する誘電体膜（容量絶縁膜）が必要にな
る。そこで、このような容量絶縁膜としてＳｒＴｉＯ3
（以下、ＳＴＯ膜という）、（Ｂａ，Ｓｒ）ＴｉＯ
3 （以下、ＢＳＴ膜という）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3
などの高誘電率材料が精力的に検討されている。そし
て、スタック型のキャパシタの下部電極として新しい導
電体材料が必要になる。これは、上記のような高誘電率
材料と下部電極との適切な組み合わせにより、キャパシ
タの高い信頼性を確保するためである。例えば、１９９
４年 インターナショナル エレクトロン デバイス
ミーティング（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣ
ＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ）のダイジ
ェスト オブ テクニカル ペーパー（ＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ）８３１〜８
３４頁に示されているように、容量絶縁膜にＳｒＴｉＯ
3 が使用され下部電極に二酸化ルテニウム（ＲｕＯ2 ）
の導電体材料が適用されている。
（以下、スタック型のキャパシタと呼称する）の場合、
微少な面積領域に所定の容量値を確保するために非常に
高い誘電率を有する誘電体膜（容量絶縁膜）が必要にな
る。そこで、このような容量絶縁膜としてＳｒＴｉＯ3
（以下、ＳＴＯ膜という）、（Ｂａ，Ｓｒ）ＴｉＯ
3 （以下、ＢＳＴ膜という）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3
などの高誘電率材料が精力的に検討されている。そし
て、スタック型のキャパシタの下部電極として新しい導
電体材料が必要になる。これは、上記のような高誘電率
材料と下部電極との適切な組み合わせにより、キャパシ
タの高い信頼性を確保するためである。例えば、１９９
４年 インターナショナル エレクトロン デバイス
ミーティング（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣ
ＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ）のダイジ
ェスト オブ テクニカル ペーパー（ＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ）８３１〜８
３４頁に示されているように、容量絶縁膜にＳｒＴｉＯ
3 が使用され下部電極に二酸化ルテニウム（ＲｕＯ2 ）
の導電体材料が適用されている。
【０００６】以下、図面を参照して従来のキャパシタ電
極の形成方法について説明する。ここで、図６は上記の
スタック型のキャパシタ電極の工程順の断面図であり、
図７は模式化したスタック型のキャパシタの平面図とそ
の断面図である。
極の形成方法について説明する。ここで、図６は上記の
スタック型のキャパシタ電極の工程順の断面図であり、
図７は模式化したスタック型のキャパシタの平面図とそ
の断面図である。
【０００７】図６（ａ）に示すように、シリコン基板等
の半導体基板上に下地絶縁膜１０１が形成される。そし
て、この下地絶縁膜１０１上に導電体膜１０２が形成さ
れる。ここで、導電体膜１０２は反応性スパッタ法で堆
積されるＲｕ０2 膜である。この導電体膜１０２は多結
晶構造であり柱状構造のＲｕＯ2 で構成され、その表面
には５ｎｍ程度の表面凹凸１０３が形成される。
の半導体基板上に下地絶縁膜１０１が形成される。そし
て、この下地絶縁膜１０１上に導電体膜１０２が形成さ
れる。ここで、導電体膜１０２は反応性スパッタ法で堆
積されるＲｕ０2 膜である。この導電体膜１０２は多結
晶構造であり柱状構造のＲｕＯ2 で構成され、その表面
には５ｎｍ程度の表面凹凸１０３が形成される。
【０００８】次に、図６（ｂ）に示すように、表面凹凸
１０３を有する導電体膜１０２上にＳＯＧ膜１０４、レ
ジスト膜１０５が積層して形成される。そして、レジス
ト膜１０５がフォトリソグラフィ技術でパターニングさ
れ、ＳＯＧ膜１０４がドライエッチングされる。このよ
うにして、図６（ｃ）に示すようにＳＯＧ膜マスク１０
６が形成される。なお、ＳＯＧ膜マスク１０６上にはレ
ジストマスク１０７が残存している。ここで、ＳＯＧ膜
マスク１０６の断面はテーパー形状になる。
１０３を有する導電体膜１０２上にＳＯＧ膜１０４、レ
ジスト膜１０５が積層して形成される。そして、レジス
ト膜１０５がフォトリソグラフィ技術でパターニングさ
れ、ＳＯＧ膜１０４がドライエッチングされる。このよ
うにして、図６（ｃ）に示すようにＳＯＧ膜マスク１０
６が形成される。なお、ＳＯＧ膜マスク１０６上にはレ
ジストマスク１０７が残存している。ここで、ＳＯＧ膜
マスク１０６の断面はテーパー形状になる。
【０００９】引き続いて、ＳＯＧ膜マスク１０６および
レジストマスク１０７をエッチングマスクにして導電体
膜１０２がドライエッチングされる。ここで、エッチン
グガスとしてＯ2 とＣｌ2 の混合ガスが使用される。こ
のようにして、図６（ｄ）に示すように、下地絶縁膜１
０１上にＲｕＯ2 で構成される下部電極１０８が形成さ
れる。
レジストマスク１０７をエッチングマスクにして導電体
膜１０２がドライエッチングされる。ここで、エッチン
グガスとしてＯ2 とＣｌ2 の混合ガスが使用される。こ
のようにして、図６（ｄ）に示すように、下地絶縁膜１
０１上にＲｕＯ2 で構成される下部電極１０８が形成さ
れる。
【００１０】そして、図７に示すように、ＲｕＯ2 で構
成される下部電極１０８を有するスタック型のキャパシ
タが形成される。図７（ａ）は模式化したスタック型の
キャパシタの平面図であり、図７（ｂ）は、図７（ａ）
に記すＣ−Ｄでの断面図である。図７（ａ）に示すよう
に、ドライエッチング後の下部電極１０８の電極側面１
０９には多数の凹凸が形成されている。すなわち、下部
電極１０８のパターン形状は悪い。そして、この下部電
極１０８上面および電極側面１０９上に容量絶縁膜１１
０が形成される。ここで、この容量絶縁膜１１０は例え
ばＢＳＴ膜等で構成される。そして、全体を被覆するよ
うに上部電極１１１が形成される。
成される下部電極１０８を有するスタック型のキャパシ
タが形成される。図７（ａ）は模式化したスタック型の
キャパシタの平面図であり、図７（ｂ）は、図７（ａ）
に記すＣ−Ｄでの断面図である。図７（ａ）に示すよう
に、ドライエッチング後の下部電極１０８の電極側面１
０９には多数の凹凸が形成されている。すなわち、下部
電極１０８のパターン形状は悪い。そして、この下部電
極１０８上面および電極側面１０９上に容量絶縁膜１１
０が形成される。ここで、この容量絶縁膜１１０は例え
ばＢＳＴ膜等で構成される。そして、全体を被覆するよ
うに上部電極１１１が形成される。
【００１１】このようなキャパシタの断面構造では、図
７（ｂ）に示すように、半導体基板１１２表面の所定の
領域に拡散層１１３が形成され、半導体基板１１２上の
下地絶縁膜１０１の一部が開口されプラグ１１４が形成
される。そして、下部電極１０８と拡散層１１３とがこ
のプラグ１１４で電気接続される。
７（ｂ）に示すように、半導体基板１１２表面の所定の
領域に拡散層１１３が形成され、半導体基板１１２上の
下地絶縁膜１０１の一部が開口されプラグ１１４が形成
される。そして、下部電極１０８と拡散層１１３とがこ
のプラグ１１４で電気接続される。
【００１２】そして、下部電極１０８の側面および上
面、さらに下地絶縁膜１０１上に容量絶縁膜１１０が形
成される。ここで、下部電極１０８の上面には表面凹凸
１０３が形成されている。
面、さらに下地絶縁膜１０１上に容量絶縁膜１１０が形
成される。ここで、下部電極１０８の上面には表面凹凸
１０３が形成されている。
【００１３】
【発明が解決しようとする課題】上述したように、従来
の技術では、キャパシタの下部電極のような導電体膜の
パターン形状が非常に悪くなり、導電体膜のパターン端
部に凹凸が生じる。これは、従来の技術で説明したよう
に、導電体膜が柱状構造の多結晶膜であるためにその表
面に凹凸が形成されるからである。そして、この導電体
膜表面の凹凸のために、導電体膜の加工に用いられるエ
ッチングマスク用のＳＯＧ膜のような無機絶縁膜の膜厚
が厚くなってくる。そして、ＳＯＧ膜マスクのような無
機絶縁膜マスクの断面がテーパー形状になってしまう。
このような形状では、下地の導電体膜の表面凹凸により
マスクのパターン端部で無機絶縁膜マスクの膜厚が異な
ってくる。そして、このような無機絶縁膜マスクによる
導電体膜のドライエッチングでパターン形状が非常に悪
くなる。このようなパターン端部での凹凸は導電体膜の
多結晶の粒径の大きさに依存する。すなわち粒径の大き
なものほど凹凸は大きくなる。上述した従来の技術のＲ
ｕＯ2 の例ではこのような凹凸は５０ｎｍ程度になる。
の技術では、キャパシタの下部電極のような導電体膜の
パターン形状が非常に悪くなり、導電体膜のパターン端
部に凹凸が生じる。これは、従来の技術で説明したよう
に、導電体膜が柱状構造の多結晶膜であるためにその表
面に凹凸が形成されるからである。そして、この導電体
膜表面の凹凸のために、導電体膜の加工に用いられるエ
ッチングマスク用のＳＯＧ膜のような無機絶縁膜の膜厚
が厚くなってくる。そして、ＳＯＧ膜マスクのような無
機絶縁膜マスクの断面がテーパー形状になってしまう。
このような形状では、下地の導電体膜の表面凹凸により
マスクのパターン端部で無機絶縁膜マスクの膜厚が異な
ってくる。そして、このような無機絶縁膜マスクによる
導電体膜のドライエッチングでパターン形状が非常に悪
くなる。このようなパターン端部での凹凸は導電体膜の
多結晶の粒径の大きさに依存する。すなわち粒径の大き
なものほど凹凸は大きくなる。上述した従来の技術のＲ
ｕＯ2 の例ではこのような凹凸は５０ｎｍ程度になる。
【００１４】従来の技術で説明したように、このような
パターン形状の悪い下部電極がスタック型のキャパシタ
に使用されると、キャパシタに蓄積される情報電荷の保
持特性が悪くなる。これについて図８で説明する。図８
では、横軸にキャパシタの単位面積当たりのリーク電流
がとられ、縦軸に１０００個のスタック型のキャパシタ
の累積比率がとられている。ここで、リーク電流はキャ
パシタ電極に１ｖが印加された場合の値である。
パターン形状の悪い下部電極がスタック型のキャパシタ
に使用されると、キャパシタに蓄積される情報電荷の保
持特性が悪くなる。これについて図８で説明する。図８
では、横軸にキャパシタの単位面積当たりのリーク電流
がとられ、縦軸に１０００個のスタック型のキャパシタ
の累積比率がとられている。ここで、リーク電流はキャ
パシタ電極に１ｖが印加された場合の値である。
【００１５】図８に示すように、リーク電流が１０-7Ａ
／ｃｍ2 以下の値を示すキャパシタの比率は５％程度で
あり、１０-6Ａ／ｃｍ2 では、その比率は５０％程度に
なる。そして、リーク電流が１０-5Ａ／ｃｍ2 程度とな
るキャパシタも存在する。このようにリーク電流が大き
くなると、情報電荷の蓄積のための保持時間は減少する
ようになる。このキャパシタのリーク電流の増加は、下
部電極のパターン端部および側面の凹凸部で電界が集中
するようになるためである。
／ｃｍ2 以下の値を示すキャパシタの比率は５％程度で
あり、１０-6Ａ／ｃｍ2 では、その比率は５０％程度に
なる。そして、リーク電流が１０-5Ａ／ｃｍ2 程度とな
るキャパシタも存在する。このようにリーク電流が大き
くなると、情報電荷の蓄積のための保持時間は減少する
ようになる。このキャパシタのリーク電流の増加は、下
部電極のパターン端部および側面の凹凸部で電界が集中
するようになるためである。
【００１６】また、このような導電体膜のパターン端部
等での凹凸の発生は、配線等に適用される場合には、配
線の微細化を難しくするようになる。
等での凹凸の発生は、配線等に適用される場合には、配
線の微細化を難しくするようになる。
【００１７】本発明の目的は、柱状構造の導電体膜の微
細加工を容易にすることにある。また、本発明の他の目
的は、キャパシタの電極形状の精度を向上させ信頼性の
高いキャパシタの製造が可能になる半導体装置の製造方
法を提供することにある。
細加工を容易にすることにある。また、本発明の他の目
的は、キャパシタの電極形状の精度を向上させ信頼性の
高いキャパシタの製造が可能になる半導体装置の製造方
法を提供することにある。
【００１８】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、半導体基板上に絶縁膜を介して導
電体膜を形成する工程と、前記導電体膜の表面の凹凸を
除去し平坦にする工程と、前記平坦化した導電体膜の表
面にマスク材を形成し前記マスク材をエッチングマスク
として前記導電体膜を所定のパターンで上面及び側面が
平坦な電極に加工する工程とを含む。
体装置の製造方法は、半導体基板上に絶縁膜を介して導
電体膜を形成する工程と、前記導電体膜の表面の凹凸を
除去し平坦にする工程と、前記平坦化した導電体膜の表
面にマスク材を形成し前記マスク材をエッチングマスク
として前記導電体膜を所定のパターンで上面及び側面が
平坦な電極に加工する工程とを含む。
【００１９】ここで、前記導電体膜は多結晶構造あるい
は特に柱状形状の多結晶構造を有する。そして、前記導
電体膜は二酸化ルテニウム、ルテニウムの単層膜あるい
は積層膜で構成されている。あるいは、前記導電体膜は
イリジウム、酸化イリジウムの単層膜あるいは積層膜で
構成されている。そして、さらに前記導電体膜は窒化チ
タン膜あるいはタングステン膜との積層膜で構成されて
いる。
は特に柱状形状の多結晶構造を有する。そして、前記導
電体膜は二酸化ルテニウム、ルテニウムの単層膜あるい
は積層膜で構成されている。あるいは、前記導電体膜は
イリジウム、酸化イリジウムの単層膜あるいは積層膜で
構成されている。そして、さらに前記導電体膜は窒化チ
タン膜あるいはタングステン膜との積層膜で構成されて
いる。
【００２０】また、前記導電体膜の表面の凹凸の除去は
化学機械研磨法あるいは異方性のドライエッチングによ
り行われる。
化学機械研磨法あるいは異方性のドライエッチングによ
り行われる。
【００２１】また、前記マスク材はＳＯＧ膜あるいは化
学気相成長法で堆積したシリコン酸化膜で構成されてい
る。
学気相成長法で堆積したシリコン酸化膜で構成されてい
る。
【００２２】そして、上記のように導電体膜を所定のパ
ターンに加工して、半導体装置の配線層にする。あるい
は、上記の導電体膜を所定のパターンに加工して半導体
装置のキャパシタの下部電極にする。
ターンに加工して、半導体装置の配線層にする。あるい
は、上記の導電体膜を所定のパターンに加工して半導体
装置のキャパシタの下部電極にする。
【００２３】このように、導電体膜の表面の凹凸を除去
し平坦にすることで、この上に形成されるＳＯＧ膜マス
クのような無機絶縁膜のマスク材の膜厚が均一になる。
そして、その断面のテーパー形状が抑制されるようにな
る。このようにして、従来の技術で見られた、下地の導
電体膜の表面凹凸によりマスク材のパターン端部でマス
ク材の膜厚が異なってくるようなことはなくなる。そし
て、均一な無機絶縁膜のマスク材による導電体膜のドラ
イエッチングでパターン形状が大幅に改善されるように
なる。
し平坦にすることで、この上に形成されるＳＯＧ膜マス
クのような無機絶縁膜のマスク材の膜厚が均一になる。
そして、その断面のテーパー形状が抑制されるようにな
る。このようにして、従来の技術で見られた、下地の導
電体膜の表面凹凸によりマスク材のパターン端部でマス
ク材の膜厚が異なってくるようなことはなくなる。そし
て、均一な無機絶縁膜のマスク材による導電体膜のドラ
イエッチングでパターン形状が大幅に改善されるように
なる。
【００２４】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１乃至図３で説明する。ここで、図１および
図２は、本発明によりスタック型のキャパシタ電極を形
成する場合の工程順の断面図である。そして、図３は本
発明を適用して形成する場合の模式化したスタック型の
キャパシタの平面図とその断面図である。
について図１乃至図３で説明する。ここで、図１および
図２は、本発明によりスタック型のキャパシタ電極を形
成する場合の工程順の断面図である。そして、図３は本
発明を適用して形成する場合の模式化したスタック型の
キャパシタの平面図とその断面図である。
【００２５】従来の技術で説明したのと同様にして、図
１（ａ）に示すように、シリコン基板等の半導体基板上
にシリコン酸化膜で下地絶縁膜１が形成される。そし
て、この下地絶縁膜１上に導電体膜２が形成される。こ
こで、導電体膜２は反応性スパッタ法で堆積される膜厚
３００ｎｍ程度のＲｕ０2 膜である。この反応性スパッ
タでは、Ａｒ／Ｏ2 の混合ガスが用いられ、Ｒｕ金属を
ターゲットにしてスパッタリングがなされる。このよう
にして形成される導電体膜２は多結晶構造であり柱状構
造のＲｕＯ2 で構成され、その表面には３ｎｍ程度の表
面凹凸３が形成される。
１（ａ）に示すように、シリコン基板等の半導体基板上
にシリコン酸化膜で下地絶縁膜１が形成される。そし
て、この下地絶縁膜１上に導電体膜２が形成される。こ
こで、導電体膜２は反応性スパッタ法で堆積される膜厚
３００ｎｍ程度のＲｕ０2 膜である。この反応性スパッ
タでは、Ａｒ／Ｏ2 の混合ガスが用いられ、Ｒｕ金属を
ターゲットにしてスパッタリングがなされる。このよう
にして形成される導電体膜２は多結晶構造であり柱状構
造のＲｕＯ2 で構成され、その表面には３ｎｍ程度の表
面凹凸３が形成される。
【００２６】次に、図１（ｂ）に示すように、導電体膜
２の表面が化学機械研磨（ＣＭＰ）法で研磨される。こ
こで、研磨材としてアルミナ（Ａｌ2 Ｏ3 ）が使用され
る。このようにして、導電体膜２表面の表面凹凸３は完
全に除去され、平坦化表面４が形成されるようになる。
２の表面が化学機械研磨（ＣＭＰ）法で研磨される。こ
こで、研磨材としてアルミナ（Ａｌ2 Ｏ3 ）が使用され
る。このようにして、導電体膜２表面の表面凹凸３は完
全に除去され、平坦化表面４が形成されるようになる。
【００２７】次に、図１（ｃ）に示すように、平坦化表
面４上にＳＯＧ膜５、レジスト膜６が積層して形成され
る。ここで、ＳＯＧ膜５の膜厚は１００ｎｍ程度に設定
される。そして、レジスト膜６がフォトリソグラフィ技
術でパターニングされ、ＳＯＧ膜５がドライエッチング
される。このＳＯＧ膜５のドライエッチングは、ＣＨＦ
3 を反応ガスとし通常の反応性イオンエッチング（ＲＩ
Ｅ）装置で行われる。このようにして、図２（ａ）に示
すように導電体膜２上の平坦化表面４にＳＯＧ膜マスク
７が形成される。ここで、ＳＯＧ膜マスク７上にはレジ
ストマスク８が残存している。ここで、従来の技術の場
合と異なり、ＳＯＧ膜マスク７の断面は垂直形状にな
る。
面４上にＳＯＧ膜５、レジスト膜６が積層して形成され
る。ここで、ＳＯＧ膜５の膜厚は１００ｎｍ程度に設定
される。そして、レジスト膜６がフォトリソグラフィ技
術でパターニングされ、ＳＯＧ膜５がドライエッチング
される。このＳＯＧ膜５のドライエッチングは、ＣＨＦ
3 を反応ガスとし通常の反応性イオンエッチング（ＲＩ
Ｅ）装置で行われる。このようにして、図２（ａ）に示
すように導電体膜２上の平坦化表面４にＳＯＧ膜マスク
７が形成される。ここで、ＳＯＧ膜マスク７上にはレジ
ストマスク８が残存している。ここで、従来の技術の場
合と異なり、ＳＯＧ膜マスク７の断面は垂直形状にな
る。
【００２８】後は従来の技術で説明したように、ＳＯＧ
膜マスク７あるいはレジストマスク８をエッチングマス
クにして導電体膜２がドライエッチングされる。ここ
で、ＲＩＥでのエッチングガスとしてＯ2 とＣｌ2 の混
合ガスが使用される。このようにして、図２（ｂ）に示
すように、下地絶縁膜１上にＲｕＯ2 で構成される下部
電極９が形成される。ここで、下部電極９上にはＳＯＧ
膜マスク７が残存している。
膜マスク７あるいはレジストマスク８をエッチングマス
クにして導電体膜２がドライエッチングされる。ここ
で、ＲＩＥでのエッチングガスとしてＯ2 とＣｌ2 の混
合ガスが使用される。このようにして、図２（ｂ）に示
すように、下地絶縁膜１上にＲｕＯ2 で構成される下部
電極９が形成される。ここで、下部電極９上にはＳＯＧ
膜マスク７が残存している。
【００２９】そして、図３に示すように、ＲｕＯ2 で構
成される下部電極９を有するスタック型のキャパシタが
形成される。ここで、図３（ａ）は模式化したスタック
型のキャパシタの平面図であり、図３（ｂ）は、図３
（ａ）に記すＡ−Ｂでの断面図である。
成される下部電極９を有するスタック型のキャパシタが
形成される。ここで、図３（ａ）は模式化したスタック
型のキャパシタの平面図であり、図３（ｂ）は、図３
（ａ）に記すＡ−Ｂでの断面図である。
【００３０】図３（ａ）に示すように、本発明の場合に
は、ドライエッチング後の下部電極９の電極側面１０に
は全く凹凸は形成されず、導電体膜のパターン形状は優
れている。そして、従来の技術と同様にして、この下部
電極９上面および電極側面１０上に容量絶縁膜１１が形
成される。ここで、この容量絶縁膜１１は例えばＢＳＴ
膜で構成される。そして、全体を被覆するように上部電
極１２が形成されるようになる。
は、ドライエッチング後の下部電極９の電極側面１０に
は全く凹凸は形成されず、導電体膜のパターン形状は優
れている。そして、従来の技術と同様にして、この下部
電極９上面および電極側面１０上に容量絶縁膜１１が形
成される。ここで、この容量絶縁膜１１は例えばＢＳＴ
膜で構成される。そして、全体を被覆するように上部電
極１２が形成されるようになる。
【００３１】このようなキャパシタの断面構造では、図
３（ｂ）に示すように、導電型がＰ型の半導体基板１３
表面の所定の領域に導電型がＮ型の拡散層１４が形成さ
れ、半導体基板１３上の下地絶縁膜１の一部が開口され
プラグ１５が形成される。ここで、プラグ１５はリンあ
るいはヒ素不純物を含有する多結晶シリコンで形成され
る。あるいは、このプラグ１５はタングステン、窒化チ
タン等の金属で形成されてもよい。このプラグ１５によ
り、下部電極９と拡散層１４とが電気接続されるように
なる。
３（ｂ）に示すように、導電型がＰ型の半導体基板１３
表面の所定の領域に導電型がＮ型の拡散層１４が形成さ
れ、半導体基板１３上の下地絶縁膜１の一部が開口され
プラグ１５が形成される。ここで、プラグ１５はリンあ
るいはヒ素不純物を含有する多結晶シリコンで形成され
る。あるいは、このプラグ１５はタングステン、窒化チ
タン等の金属で形成されてもよい。このプラグ１５によ
り、下部電極９と拡散層１４とが電気接続されるように
なる。
【００３２】そして、下部電極９の平坦化された側面お
よび上面、さらに下地絶縁膜１上に容量絶縁膜１１が形
成される。
よび上面、さらに下地絶縁膜１上に容量絶縁膜１１が形
成される。
【００３３】上記第１の実施の形態と同様にして下部電
極およびスタック型のキャパシタが形成されると、キャ
パシタに蓄積される情報電荷の保持特性が非常に向上す
るようになる。これについて図４で説明する。図４で
は、横軸にキャパシタの単位面積当たりのリーク電流が
とられ、縦軸に１０００個のスタック型のキャパシタの
累積比率がとられている。ここで、リーク電流はキャパ
シタ電極に１ｖが印加されるされた場合の値である。
極およびスタック型のキャパシタが形成されると、キャ
パシタに蓄積される情報電荷の保持特性が非常に向上す
るようになる。これについて図４で説明する。図４で
は、横軸にキャパシタの単位面積当たりのリーク電流が
とられ、縦軸に１０００個のスタック型のキャパシタの
累積比率がとられている。ここで、リーク電流はキャパ
シタ電極に１ｖが印加されるされた場合の値である。
【００３４】図４に示すように、本発明の場合には、キ
ャパシタのリーク電流が１０-7Ａ／ｃｍ2 以下の値を示
す上記のキャパシタの比率が１００％程度となる。すな
わち、全てのキャパシタが良品になる。
ャパシタのリーク電流が１０-7Ａ／ｃｍ2 以下の値を示
す上記のキャパシタの比率が１００％程度となる。すな
わち、全てのキャパシタが良品になる。
【００３５】次に、本発明の第２の実施の形態について
図１乃至図３を参照して説明する。この第２の実施の形
態では、導電体膜２上の表面凹凸３がＲＩＥによるエッ
チバック法で除去される。この点が第１の実施の形態と
大きく異なるところである。以下、第１の実施の形態と
異なる点について主に説明する。
図１乃至図３を参照して説明する。この第２の実施の形
態では、導電体膜２上の表面凹凸３がＲＩＥによるエッ
チバック法で除去される。この点が第１の実施の形態と
大きく異なるところである。以下、第１の実施の形態と
異なる点について主に説明する。
【００３６】第１の実施の形態で説明したのと同様にし
て、図１に示すようにシリコン基板等の半導体基板上に
シリコン酸化膜で下地絶縁膜１が形成される。そして、
この下地絶縁膜１上に導電体膜２が形成される。ここ
で、導電体膜２は反応性スパッタ法で堆積される膜厚４
００ｎｍ程度のＲｕ０2 膜である。ここで、その表面に
は５ｎｍ程度の表面凹凸３が形成される。
て、図１に示すようにシリコン基板等の半導体基板上に
シリコン酸化膜で下地絶縁膜１が形成される。そして、
この下地絶縁膜１上に導電体膜２が形成される。ここ
で、導電体膜２は反応性スパッタ法で堆積される膜厚４
００ｎｍ程度のＲｕ０2 膜である。ここで、その表面に
は５ｎｍ程度の表面凹凸３が形成される。
【００３７】次に、導電体膜２の表面が平坦化される。
ここで、Ｒｕ０2 膜で構成される導電体膜２表面の平坦
化はＲＩＥによるエッチバック法で行われる。ＲＩＥの
反応ガスとしてはＣｌ2 とＯ2 の混合ガスが使用され
る。そして、導電体膜２の表面が異方性エッチングされ
る。このような反応ガスによる異方性エッチングで、導
電体膜２表面が完全に平坦化され、平坦化表面４が形成
されるようになる。この場合にエッチバック後の導電体
膜の膜厚は３００ｎｍ程度になる。
ここで、Ｒｕ０2 膜で構成される導電体膜２表面の平坦
化はＲＩＥによるエッチバック法で行われる。ＲＩＥの
反応ガスとしてはＣｌ2 とＯ2 の混合ガスが使用され
る。そして、導電体膜２の表面が異方性エッチングされ
る。このような反応ガスによる異方性エッチングで、導
電体膜２表面が完全に平坦化され、平坦化表面４が形成
されるようになる。この場合にエッチバック後の導電体
膜の膜厚は３００ｎｍ程度になる。
【００３８】この導電体膜２の平坦化後の工程は、第１
の実施の形態で説明したものと同一であるので説明は省
略される。
の実施の形態で説明したものと同一であるので説明は省
略される。
【００３９】この第２の実施の形態では、導電体膜２の
平坦化後のウェーハ面内均一性が第１の実施の形態の場
合より優れる。第１の実施の形態の場合には、８インチ
Φのウェーハ基板で導電体膜の膜厚のバラツキが１０％
程度になるのに対して、この場合には、５％以下にな
る。
平坦化後のウェーハ面内均一性が第１の実施の形態の場
合より優れる。第１の実施の形態の場合には、８インチ
Φのウェーハ基板で導電体膜の膜厚のバラツキが１０％
程度になるのに対して、この場合には、５％以下にな
る。
【００４０】また、上記の方法で下部電極およびスタッ
ク型のキャパシタが形成されると、キャパシタに蓄積さ
れる情報電荷の保持特性も向上する。これについて図５
で説明する。図５では、第１の実施の形態と同様に、横
軸にキャパシタの単位面積当たりのリーク電流がとら
れ、縦軸に１０００個のスタック型のキャパシタの累積
比率がとられている。ここで、リーク電流はキャパシタ
電極に１ｖが印加されるされた場合の値である。なお、
この場合の容量絶縁膜としてはＳＴＯ膜が用いられてい
る。
ク型のキャパシタが形成されると、キャパシタに蓄積さ
れる情報電荷の保持特性も向上する。これについて図５
で説明する。図５では、第１の実施の形態と同様に、横
軸にキャパシタの単位面積当たりのリーク電流がとら
れ、縦軸に１０００個のスタック型のキャパシタの累積
比率がとられている。ここで、リーク電流はキャパシタ
電極に１ｖが印加されるされた場合の値である。なお、
この場合の容量絶縁膜としてはＳＴＯ膜が用いられてい
る。
【００４１】この第２の実施の形態でも図５に示すよう
に、キャパシタのリーク電流が１０-7Ａ／ｃｍ2 以下の
値を示す上記のキャパシタの比率が１００％程度とな
る。すなわち、全てのキャパシタが良品になる。
に、キャパシタのリーク電流が１０-7Ａ／ｃｍ2 以下の
値を示す上記のキャパシタの比率が１００％程度とな
る。すなわち、全てのキャパシタが良品になる。
【００４２】以上の実施の形態では、スタック型のキャ
パシタの下部電極がＲｕ０2 膜で構成される場合につい
て説明されている。本発明はこのような材料に限定され
るものでなく、多結晶構造を有する導電体膜であれば適
用できるものである。例えば、ルテニウム（Ｒｕ）膜の
単層膜、Ｒｕ０2 膜／Ｒｕ膜（Ｒｕ膜上にＲｕ０2 膜を
堆積した積層膜）、Ｉｒ膜の単層膜、ＩｒＯ2 膜あるい
はＩｒＯ2 膜／Ｉｒ膜でも本発明の効果が生じる。さら
には、上記の単層あるいは積層膜と窒化チタン、タング
ステン膜との積層膜でも本発明は適用できる。
パシタの下部電極がＲｕ０2 膜で構成される場合につい
て説明されている。本発明はこのような材料に限定され
るものでなく、多結晶構造を有する導電体膜であれば適
用できるものである。例えば、ルテニウム（Ｒｕ）膜の
単層膜、Ｒｕ０2 膜／Ｒｕ膜（Ｒｕ膜上にＲｕ０2 膜を
堆積した積層膜）、Ｉｒ膜の単層膜、ＩｒＯ2 膜あるい
はＩｒＯ2 膜／Ｉｒ膜でも本発明の効果が生じる。さら
には、上記の単層あるいは積層膜と窒化チタン、タング
ステン膜との積層膜でも本発明は適用できる。
【００４３】また、本発明の実施の形態では、導電体膜
のドライエッチングによる加工で、ＳＯＧ膜がエッチン
グマスクにされる場合について説明された。このＳＯＧ
膜の代わりに化学気相成長（ＣＶＤ）方で堆積されるシ
リコン酸化膜でも本発明の効果は生じるものである。
のドライエッチングによる加工で、ＳＯＧ膜がエッチン
グマスクにされる場合について説明された。このＳＯＧ
膜の代わりに化学気相成長（ＣＶＤ）方で堆積されるシ
リコン酸化膜でも本発明の効果は生じるものである。
【００４４】以上の実施の形態では、スタック型のキャ
パシタの下部電極の場合について説明されているが、本
発明の方法はこれ以外の電極の構造、例えば配線等の電
極の形成にも充分に適用できることに言及しておく。
パシタの下部電極の場合について説明されているが、本
発明の方法はこれ以外の電極の構造、例えば配線等の電
極の形成にも充分に適用できることに言及しておく。
【００４５】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、半導体基板上に絶縁膜を介して導電体膜が堆積さ
れ、堆積直後の導電体膜の表面に形成されている凹凸が
化学機械研磨法あるいはエッチバック法等で除去され
る。そして、このようにして平坦化された導電体膜の表
面にＳＯＧ膜あるいは化学気相成長法で堆積したシリコ
ン酸化膜等の無機絶縁膜でマスク材が形成される。この
マスク材をエッチングマスクとしたドライエッチングで
上記の導電体膜が半導体装置の配線層あるいはキャパシ
タの電極のパターンに加工される。ここで、上記の導電
体膜は二酸化ルテニウム、ルテニウムあるいはイリジウ
ム、酸化イリジウム等の柱状形状の多結晶構造を有する
金属膜である。
ば、半導体基板上に絶縁膜を介して導電体膜が堆積さ
れ、堆積直後の導電体膜の表面に形成されている凹凸が
化学機械研磨法あるいはエッチバック法等で除去され
る。そして、このようにして平坦化された導電体膜の表
面にＳＯＧ膜あるいは化学気相成長法で堆積したシリコ
ン酸化膜等の無機絶縁膜でマスク材が形成される。この
マスク材をエッチングマスクとしたドライエッチングで
上記の導電体膜が半導体装置の配線層あるいはキャパシ
タの電極のパターンに加工される。ここで、上記の導電
体膜は二酸化ルテニウム、ルテニウムあるいはイリジウ
ム、酸化イリジウム等の柱状形状の多結晶構造を有する
金属膜である。
【００４６】このために、本発明の場合では、ドライエ
ッチング後のパターニングされた導電体膜例えば配線層
あるいはキャパシタの電極の端部側面には全く凹凸は形
成されず、導電体膜のパターン形状が非常に優れたもの
になる。
ッチング後のパターニングされた導電体膜例えば配線層
あるいはキャパシタの電極の端部側面には全く凹凸は形
成されず、導電体膜のパターン形状が非常に優れたもの
になる。
【００４７】そして、特にキャパシタの下部電極が上記
のようにして形成されると、キャパシタの容量絶縁膜と
してＳＴＯ膜、ＢＳＴ膜等の高誘電率材料である場合
に、キャパシタの製造歩留まり、あるいは信頼性等が非
常に向上するようになる。
のようにして形成されると、キャパシタの容量絶縁膜と
してＳＴＯ膜、ＢＳＴ膜等の高誘電率材料である場合
に、キャパシタの製造歩留まり、あるいは信頼性等が非
常に向上するようになる。
【００４８】また、本発明が半導体装置の配線層に適用
される場合には、配線の微細化が非常に容易になる。
される場合には、配線の微細化が非常に容易になる。
【００４９】このようにして、柱状形状の多結晶構造を
有する導電体膜の微細加工が容易になり、半導体装置の
超高集積化および高密度化をさらに促進するようにな
る。
有する導電体膜の微細加工が容易になり、半導体装置の
超高集積化および高密度化をさらに促進するようにな
る。
【図１】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図２】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図３】上記実施の形態で形成した模式的キャパシタの
平面図と断面図である。
平面図と断面図である。
【図４】本発明の第１の実施の形態の効果を説明するた
めのグラフである。
めのグラフである。
【図５】本発明の第２の実施の形態の効果を説明するた
めのグラフである。
めのグラフである。
【図６】従来の技術を説明するための製造工程順の断面
図である。
図である。
【図７】従来の技術で形成した模式的キャパシタの平面
図と断面図である。
図と断面図である。
【図８】従来の技術の課題を説明するためのグラフあ
る。
る。
１，１０１ 下地絶縁膜 ２，１０２ 導電体膜 ３，１０３ 表面凹凸 ４ 平坦化表面 ５，１０４ ＳＯＧ膜 ６，１０５ レジスト膜 ７，１０６ ＳＯＧ膜マスク ８、１０７ レジストマスク ９，１０８ 下部電極 １０，１０９ 電極側面 １１，１１０ 容量絶縁膜 １２，１１１ 上部電極 １３，１１２ 半導体基板 １４，１１３ 拡散層 １５，１１４ プラグ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 301 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (11)
- 【請求項１】 半導体基板上に絶縁膜を介して導電体膜
を形成する工程と、前記導電体膜の表面の凹凸を除去し
平坦にする工程と、前記平坦化した導電体膜の表面にマ
スク材を形成し前記マスク材をエッチングマスクとして
前記導電体膜を所定のパターンで上面及び側面が平坦な
電極に加工する工程と、を含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記導電体膜が多結晶構造を有すること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記導電体膜が柱状形状の多結晶構造を
有することを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項４】 前記導電体膜が二酸化ルテニウム、ルテ
ニウムの単層膜あるいは積層膜で構成されていることを
特徴とする請求項１、請求項２または請求項３記載の半
導体装置の製造方法。 - 【請求項５】 前記導電体膜がイリジウム、酸化イリジ
ウムの単層膜あるいは積層膜で構成されていることを特
徴とする請求項１、請求項２または請求項３記載の半導
体装置の製造方法。 - 【請求項６】 前記導電体膜が窒化チタン膜あるいはタ
ングステン膜との積層膜で構成されていることを特徴と
する請求項４または請求項５記載の半導体装置の製造方
法。 - 【請求項７】 前記導電体膜の表面の凹凸の除去が化学
機械研磨法で行われることを特徴とする請求項１から請
求項６のうち１つの請求項に記載の半導体装置の製造方
法。 - 【請求項８】 前記導電体膜の表面の凹凸の除去が異方
性のドライエッチングにより行われることを特徴とする
請求項１から請求項６のうち１つの請求項に記載の半導
体装置の製造方法。 - 【請求項９】 前記マスク材がＳＯＧ膜あるいは化学気
相成長法で堆積したシリコン酸化膜であることを特徴と
する請求項１から請求項８のうち１つの請求項に記載の
半導体装置の製造方法。 - 【請求項１０】 前記導電体膜を所定のパターンに加工
して半導体装置の配線層にすることを特徴とする請求項
１から請求項９のうち１つの請求項に記載の半導体装置
の製造方法。 - 【請求項１１】 前記導電体膜を所定のパターンに加工
して半導体装置のキャパシタの下部電極にすることを特
徴とする請求項１から請求項９のうち１つの請求項に記
載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09252230A JP3102387B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
| TW087115450A TW396423B (en) | 1997-09-17 | 1998-09-16 | Method for manufacturing semiconductor device |
| US09/154,201 US6071788A (en) | 1997-09-17 | 1998-09-16 | Method of manufacturing a semiconductor device with a conductor film having a polycrystalline structure |
| KR1019980038247A KR100278487B1 (ko) | 1997-09-17 | 1998-09-16 | 반도체 장치의 제조 방법 |
| CN98119339A CN1099702C (zh) | 1997-09-17 | 1998-09-17 | 半导体器件的生产方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09252230A JP3102387B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197642A JPH1197642A (ja) | 1999-04-09 |
| JP3102387B2 true JP3102387B2 (ja) | 2000-10-23 |
Family
ID=17234336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09252230A Expired - Fee Related JP3102387B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6071788A (ja) |
| JP (1) | JP3102387B2 (ja) |
| KR (1) | KR100278487B1 (ja) |
| CN (1) | CN1099702C (ja) |
| TW (1) | TW396423B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4362586B2 (ja) * | 2004-03-29 | 2009-11-11 | 独立行政法人産業技術総合研究所 | 高耐熱導電性薄膜の製造方法、該製造方法によって得られる高耐熱導電性薄膜、および積層膜、並びに該積層膜を備えるデバイス |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07221197A (ja) * | 1994-01-31 | 1995-08-18 | Nec Corp | 半導体装置の製造方法 |
| US5566045A (en) * | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| KR0157912B1 (ko) * | 1995-11-28 | 1998-12-15 | 문정환 | 반도체 장치의 축전기 전극구조 및 제조 방법 |
| KR100235949B1 (ko) * | 1996-06-27 | 1999-12-15 | 김영환 | 반도체 소자의 캐패시터 제조 방법 |
-
1997
- 1997-09-17 JP JP09252230A patent/JP3102387B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-16 KR KR1019980038247A patent/KR100278487B1/ko not_active IP Right Cessation
- 1998-09-16 TW TW087115450A patent/TW396423B/zh active
- 1998-09-16 US US09/154,201 patent/US6071788A/en not_active Expired - Fee Related
- 1998-09-17 CN CN98119339A patent/CN1099702C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100278487B1 (ko) | 2001-02-01 |
| CN1099702C (zh) | 2003-01-22 |
| JPH1197642A (ja) | 1999-04-09 |
| KR19990029852A (ko) | 1999-04-26 |
| CN1211816A (zh) | 1999-03-24 |
| US6071788A (en) | 2000-06-06 |
| TW396423B (en) | 2000-07-01 |
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