JP2001308288A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

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JP2001308288A JP2000127349A JP2000127349A JP2001308288A JP 2001308288 A JP2001308288 A JP 2001308288A JP 2000127349 A JP2000127349 A JP 2000127349A JP 2000127349 A JP2000127349 A JP 2000127349A JP 2001308288 A JP2001308288 A JP 2001308288A
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insulating film
lower electrode
dielectric
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Shigeo Onishi
茂夫 大西
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Abstract

(57)【要約】 【課題】 高集積化に対応した極微細なキャパシタを容
易に形成できる半導体装置の製造方法および半導体装置
を提供する。 【解決手段】 半導体基板１上の層間絶縁膜２,バリア
膜３にコンタクトホール２aを形成し、コンタクトホー
ル２a内にプラグ４を形成する。次に、プラグ４上およ
び層間絶縁膜２上にＳiＯ2膜６を形成した後、プラグ4
の上面が露出するようにＳiＯ2膜６に凹部６aを形成す
る。上記凹部６aが形成されたＳiＯ2膜６上にＩr膜７を
形成した後、Ｉr膜７をＣＭＰ法によってエッチバック
することにより凹部６a内に下部電極８を形成する。そ
して、ＳiＯ2膜６を下地のバリア膜３が露出するまでエ
ッチバックし、凸状の下部電極８の表面をＳＢＴ膜９で
覆い、さらにＳＢＴ膜９をＩr膜１０で覆って、ＳＢＴ
膜９,Ｉr膜１０を同時にパターニングして、下部電極
８,ＳＢＴ膜９およびＩr膜１０で立体型キャパシタを形
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、強誘電体メモリ
やＤＲＡＭ等の半導体装置の微細キャパシタを形成する
半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従
来、半導体装置としては、１トランジスタ・１キャパシ
タ構造を有する強誘電体メモリセルがある。この強誘電
体メモリセルは、トランジスタ上に絶縁膜を介して平面
型キャパシタが形成された構造が採用されており、トラ
ンジスタとキャパシタとが完全に分離されている。この
ため、絶縁膜上にキャパシタを形成した後、キャパシタ
とトランジスタとを局所配線で接続している。しかし、
このような構造においては、メモリセルの占有面積が大
きくなり、高集積化には向いていない。
【０００３】そこで、図３に示すように、ＭＯＳＦＥＴ
のソース領域１０１上にポリシリコン,ＴaＳiＮ等から
構成されるプラグ１０２を形成し、このプラグ１０２上
にスタック型キャパシタを形成する強誘電体メモリセル
構造が提案されている。図３において、１０３はプラグ
１０２上に形成されたバリアメタル、１０４は下部電
極、１０５は強誘電体膜、１０６は上部電極、１０７は
ドライブ線である。
【０００４】図３に示す強誘電体メモリセル構造では、
プラグ１０１,絶縁膜１００上に平坦な下部電極１０４,
強誘電体膜１０５および上部電極１０６を順次堆積し、
一括エッチングによりキャパシタを形成しているが、実
効的なキャパシタ面積は平面部分の面積に限定されてい
る。そのため、クォーターミクロン以下の微細なメモリ
セルにおいては、十分なキャパシタ面積が確保できなく
なる。
【０００５】そこで、図４に示すように、シリコン基板
２００に形成されたＭＯＳＦＥＴ２１０のソース領域２
０１上にポリシリコンまたはタングステン等からなるプ
ラグ２０４を形成し、このプラグ２０４上にスタック型
キャパシタＣpを形成する強誘電体メモリセルやＤＲＡ
Ｍ等が提案されている。
【０００６】図４に示すスタック型キャパシタ構造は、
通常、次のような手法により形成されている。すなわ
ち、ＭＯＳＦＥＴ２１０と、ＭＯＳＦＥＴ２１０上の層
間絶縁膜２０３,２０４と、上記層間絶縁膜２０３,２０
４のコンタクトホール２０２a内のプラグ２０４とが形
成された半導体基板において、プラグ２０４上にＩr,Ｉ
rＯ2／Ｉr,Ｐt,ＲuまたはＲuＯ2／Ｒu等の導電膜を堆積
し、ドライエッチング法により導電膜をパターニングし
て、下部電極２０５(ノード電極)を形成する。続いて、
強誘電体 (ＰＺＴ(チタン酸ジルコン酸鉛),ＳＢＴ(タン
タル酸ストロンチウムビスマス)等)または高誘電体(Ｂ
ＳＴ(チタン酸バリウムストロンチウム)等)を堆積し、
さらに、上部電極材料としてのＩr,ＩrＯ2,Ｐt,Ｒuまた
はＲuＯ2等の導電膜を堆積し、ドライエッチング法によ
り上記導電膜および強誘電体膜(または高誘電体膜)をパ
ターニングし、下部電極２０５,強誘電体膜２０６およ
び上部電極２０６からなる共通プレート(またはドライ
ブ線)を形成する。
【０００７】上記スタック型キャパシタ構造では、キャ
パシタの面積を大きくするために下部電極２０５の高く
すると、ドライエッチング法ではエッチングレートが低
いので、さらに長時間のエッチングとなる。また、上記
スタック型キャパシタ構造では、上部電極２０５または
下部電極２０７に用いるＰt,ＩrまたはＩrＯ2等の導電
膜は、通常のドライエッチングで使用するハロゲン化ガ
スとの反応性が低く、また、反応生成物の揮発性も低い
ため、エッチレートが低く、微細加工が難しいという問
題がある。しかも、サブミクロン以下のパターンでは、
マイクロローディング効果の影響も大きく、反応生成物
が導電膜に付着したり、導電膜にパーティクルが発生し
たりするという問題がある。
【０００８】この問題を解決するため、本出願人によ
り、実効的にキャパシタ面積を拡大する立体型キャパシ
タ構造の半導体装置を提案している(特願平１０−３７
３８７６号)。なお、この立体型キャパシタ構造の半導
体装置は、この発明を理解しやすくするために説明する
ものであって、公知技術ではなく、従来技術ではない。
【０００９】上記立体型キャパシタ構造の半導体装置の
製造方法では、図５に示すように、ソース領域３０１上
に形成された層間絶縁膜３００にプラグ３０２を形成
し、そのプラグ３０２上部に埋込みバリアメタル３０３
を設けている。そして、上記プラグ３０２を形成した後
に絶縁膜３１０を形成し、プラグ３０２上の絶縁膜３１
０に溝３１０aを形成した後に、その溝３１０aを有する
絶縁膜３１０上に電極膜を堆積して、化学的機械的研磨
法(以下、ＣＭＰ法という)によりキャパシタ下部電極３
０４を形成している。この半導体装置の製造方法によれ
ば、下部電極３０４の側面もキャパシタとして使え、そ
の側面の部分によりキャパシタ面積が拡大する。しかし
ながら、図５に示す立体型キャパシタ構造では、デザイ
ンルールの縮小に伴い、溝部分も微細化されるので、溝
部分に下部電極,強誘電体膜および上部電極を形成する
ことが困難になる。
【００１０】そこで、この発明の目的は、高集積化に対
応した極微細なキャパシタを容易に形成できる半導体装
置の製造方法および半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置の製造方法は、半導体基板上
に層間絶縁膜とバリア膜を順次形成する工程と、上記層
間絶縁膜,バリア膜にコンタクトホールを形成して、そ
のコンタクトホール内にプラグを形成する工程と、上記
プラグ上および上記バリア膜上に絶縁膜を形成し、上記
プラグの上面が露出するように上記絶縁膜に凹部を形成
する工程と、上記絶縁膜上に上記凹部を埋めるように第
１導電膜を形成し、その第１導電膜をＣＭＰ法によって
エッチバックすることにより上記凹部内に下部電極を形
成する工程と、上記下部電極を形成した後、上記絶縁膜
を下地の上記バリア膜が露出するまでエッチバックする
ことにより、上記下部電極を凸状に残す工程と、上記凸
状の下部電極の表面および上記バリア膜を覆う高誘電体
または強誘電体からなる誘電体膜を形成し、その誘電体
膜を覆う第２導電膜を形成する工程と、上記誘電体膜と
上記第２導電膜とを同時にパターニングすることによっ
て、高誘電体または強誘電体からなるキャパシタ絶縁膜
および上部電極を形成する工程とを有することを特徴と
している。
【００１２】上記構成の半導体装置の製造方法によれ
ば、上記半導体基板上に形成されたＳiＯ2等からなる上
記層間絶縁膜上に、ＴiＯ2,Ａl2Ｏ3またはＳiＮ等の上
記バリア膜を堆積した後、上記層間絶縁膜,バリア膜に
コンタクトホールを形成し、さらに上記コンタクトホー
ル内に、ｎ+ドープトポリシリコン,ＴaＳiＮまたはＩr
／ＩrＯ2等からなるプラグを形成する。次に、上記プラ
グ上および層間絶縁膜上にＳiＯ2等からなる上記絶縁膜
を形成し、上記プラグの上面が露出するように絶縁膜に
凹部を形成する。そして、上記凹部が形成された絶縁膜
上にＩr,Ｐt等からなる上記第１導電膜を形成した後、
上記第１導電膜をＣＭＰ法によってエッチバックするこ
とにより上記凹部内に下部電極を形成する。この場合、
ドライエッチングを用いることなく、ＣＭＰ法による短
時間のエッチバックにより、高段差の凸状の下部電極を
形成できる。次に、上記絶縁膜を下地のバリア膜が露出
するまでエッチバックすることにより、プラグ上および
バリア膜上に下部電極を凸状に残す。上記凸状の下部電
極の表面および上記バリア膜を高誘電体または強誘電体
からなる誘電体膜で覆い、さらにその誘電体膜を第２導
電膜で覆い、上記誘電体膜および第２導電膜を同時にパ
ターニングすることによって、凸状の下部電極全面を覆
う高誘電体または強誘電体からなるキャパシタ絶縁膜お
よび上部電極を形成して、下部電極,誘電体膜および上
部電極で立体型キャパシタを形成する。このように、凸
状の下部電極全面を誘電体膜,上部電極で覆うことによ
って、下部電極の全ての側面の部分だけキャパシタ面積
を大きくでき、デザインルールの縮小に伴って、上記絶
縁膜に形成される凹部が微小化されても、キャパシタ面
積の大きな立体型キャパシタを容易に形成できる。した
がって、高集積化に対応した極微細なキャパシタを容易
に形成でき、ＤＲＡＭレベルの高集積型の強誘電体メモ
リセルを提供できる。
【００１３】また、一実施形態の半導体装置の製造方法
は、上記バリア膜がＴiＯ2,Ａl2Ｏ3またはＳiＮのうち
のいずれか１つからなることを特徴としている。
【００１４】上記実施形態の半導体装置の製造方法によ
れば、ＴiＯ2,Ａl2Ｏ3またはＳiＮのうちのいずれか１
つからなるバリア膜によって、上記高誘電体または強誘
電体からなる誘電体膜と上記絶縁膜との反応を防止でき
る。
【００１５】また、この発明の半導体装置の製造方法
は、半導体基板上に層間絶縁膜とバリア膜を順次形成す
る工程と、上記層間絶縁膜,バリア膜にコンタクトホー
ルを形成して、そのコンタクトホール内にプラグを形成
する工程と、上記プラグ上および上記バリア膜上に第１
絶縁膜を形成し、上記プラグの上面が露出するように上
記第１絶縁膜に凹部を形成する工程と、上記凹部を埋め
ることなく、上記凹部内の側壁,底および上記第１絶縁
膜を覆う第１導電膜を形成した後、上記第１導電膜上に
上記凹部を埋めるように第２絶縁膜を形成する工程と、
上記第２絶縁膜をドライエッチング法または化学的機械
的研磨法により上記第１導電膜の最上部までエッチバッ
クし、さらに上記第１導電膜および上記凹部内の第２絶
縁膜を化学的機械的研磨法により上記第１絶縁膜が露出
するまでエッチバックすることにより上記凹部内にカッ
プ形状の下部電極を形成する工程と、上記第１絶縁膜お
よび上記凹部内の第２絶縁膜を上記バリア膜と上記下部
電極が露出するまでエッチバックする工程と、上記カッ
プ形状の下部電極の外側側壁,内側側壁および内側底面
を覆う高誘電体または強誘電体からなる誘電体膜を形成
し、上記誘電体膜を覆う第２導電膜を形成する工程と、
上記誘電体膜および上記第２導電膜を同時にパターニン
グすることによって、高誘電体または強誘電体からなる
キャパシタ絶縁膜および上部電極を形成する工程とを有
することを特徴としている。
【００１６】上記半導体装置の製造方法によれば、上記
半導体基板上に形成されたＳiＯ2等からなる上記層間絶
縁膜上に、ＴiＯ2,Ａl2Ｏ3またはＳiＮ等の上記バリア
膜を堆積した後、上記層間絶縁膜,バリア膜にコンタク
トホールを形成し、さらに上記コンタクトホール内に、
ｎ+ドープトポリシリコンおよび、ＴaＳiＮ,Ｉr／ＩrＯ
2等より構成されるプラグを形成する。次に、上記プラ
グ上およびバリア膜上にＳiＯ2等からなる上記第１絶縁
膜を形成し、上記プラグの上面が露出するように第１絶
縁膜に凹部を形成する。そして、上記凹部を埋めること
なく、上記凹部内の側壁,底および第１絶縁膜を覆う第
１導電膜を形成し、その後、その第１導電膜上に上記凹
部を埋めるように第２絶縁膜を形成する。上記第２絶縁
膜をドライエッチング法またはＣＭＰ法により第１導電
膜の最上部までエッチバックし、さらに上記第１導電膜
および上記凹部内の第２絶縁膜をＣＭＰ法により第１絶
縁膜が露出するまでエッチバックすることにより上記凹
部内にカップ形状の下部電極を形成する。この場合、ド
ライエッチングを用いることなく、ＣＭＰ法による短時
間のエッチバックにより、高段差のカップ形状の下部電
極を形成できる。次に、上記第１絶縁膜を下地のバリア
膜が露出するまでエッチバックすると同時に、上記凹部
内の第２絶縁膜を下部電極の内側底面が露出するまでエ
ッチバックし、上記カップ形状の下部電極を残す。上記
下部電極の外側側壁,内側側壁および内側底面を覆う高
誘電体または強誘電体からなる誘電体膜を形成し、その
誘電体膜を覆う第２導電膜を形成する。そして、上記誘
電体膜と第２導電膜を同時にパターニングすることによ
って、カップ形状の下部電極全面(外側側壁,内側側壁お
よび内側底面)を覆う高誘電体または強誘電体からなる
キャパシタ絶縁膜および上部電極を形成して、下部電
極,キャパシタ絶縁膜および上部電極で立体型キャパシ
タを形成する。このように、カップ形状の下部電極の外
側側壁,内側側壁および内側底面の全面を有効に利用し
てキャパシタ面積を大きくでき、デザインルールの縮小
に伴って、上記絶縁膜に形成される凹部が微小化されて
も、キャパシタ面積の大きな立体型キャパシタを容易に
形成できる。したがって、高集積化に対応した極微細な
キャパシタを容易に形成でき、ＤＲＡＭレベルの高集積
型の強誘電体メモリセルを提供できる。
【００１７】また、一実施形態の半導体装置の製造方法
は、上記バリア膜がＴiＯ2またはＡl2Ｏ3またはＳiＮの
うちのいずれか１つからなることを特徴としている。
【００１８】上記実施形態の半導体装置の製造方法によ
れば、ＴiＯ2またはＡl2Ｏ3またはＳiＮのうちのいずれ
か１つからなるバリア膜によって、上記高誘電体または
強誘電体からなる誘電体膜と上記第１絶縁膜との反応を
防止できる。
【００１９】また、一実施形態の半導体装置の製造方法
は、上記第１絶縁膜を形成した後、その第１絶縁膜の表
面にＴi膜またはＴiＯ2膜を形成することを特徴として
いる。
【００２０】上記実施形態の半導体装置の製造方法によ
れば、上記第１絶縁膜の表面に形成されたＴi膜または
ＴiＯ2膜によって、上記第１絶縁膜と上記第１導電膜と
の密着性がよくなり、信頼性が向上する。
【００２１】また、この発明の半導体装置は、半導体基
板上に形成された層間絶縁膜と、上記層間絶縁膜上に形
成されたバリア膜と、上記バリア膜および上記層間絶縁
膜に形成されたコンタクトホールに形成され、上部にバ
リアメタルが埋め込まれたプラグと、上記バリア膜およ
び上記コンタクトホール上に形成され、上側に開口する
カップ形状の下部電極と、上記カップ形状の下部電極の
外側側壁,内側側壁および内側底面を覆うように形成さ
れた高誘電体または強誘電体からなる誘電体膜と、上記
誘電体膜を覆うように形成された上部電極とを備え、上
記下部電極と上記誘電体膜と上記上部電極とでキャパシ
タを形成していることを特徴としている。
【００２２】上記構成の半導体装置によれば、上記上側
に開口するカップ形状の下部電極と、上記カップ形状の
下部電極の外側側壁,内側側壁および底を覆うように形
成された高誘電体または強誘電体からなる誘電体膜と、
上記誘電体膜を覆うように形成された上部電極で立体型
キャパシタを形成することによって、下部電極の外側側
壁,内側側壁および内側底面の全面を有効に利用してキ
ャパシタ面積を大きくでき、デザインルールの縮小に伴
って、上記絶縁膜に形成される凹部が微小化されても、
キャパシタ面積の大きな立体型キャパシタを容易に形成
できる。したがって、高集積化に対応した極微細なキャ
パシタを容易に形成でき、ＤＲＡＭレベルの高集積型の
強誘電体メモリセルを提供できる。
【００２３】
【発明の実施の形態】以下、この発明の半導体装置の製
造方法および半導体装置を図示の実施の形態により詳細
に説明する。なお、以下の実施の形態によってはこの発
明は限定されない。
【００２４】（第１実施形態）図１はこの発明の第１実
施形態の半導体装置の製造方法の工程を示す要部の断面
図である。
【００２５】図１(a)に示すように、トランジスタ(図示
せず)が形成されたシリコン基板１上にＳiＯ2を堆積し
て、膜厚１〜１.５μｍ程度の層間絶縁膜２を形成した
後、ＴiＯ2,Ａl2Ｏ3またはＳiＮ等を堆積して、膜厚０.
０５〜０.２μｍ程度の下地バリア膜３を形成する。こ
の下地バリア膜３は、基本的には強誘電体膜とＳiＯ2膜
との反応を防止する役割を果たしている。
【００２６】次に、上記層間絶縁膜２,下地バリア膜３
にコンタクトホール２aを形成した後、基板全面に例え
ば膜厚０.１〜０.５μｍ程度のドープトポリシリコンを
堆積し、ＲＩＥ(反応性イオンエッチング)法によりエッ
チバックすることにより、ドープトポリシリコンをコン
タクトホール内に埋め込んで、プラグ４を形成する。こ
のとき、プラグ４上面より、０.２〜０.３μｍ程のオー
バーエッチによりリセスを形成しておく。
【００２７】次に、ＴaＳiＮ／Ｔi膜により構成される
バリアメタルをスパッタ法またはＣＶＤ(化学気相成長)
法により堆積し(合計膜厚０.１〜０.３μｍ程度)、引き
続き、ＣＭＰ法により平坦化することにより、プラグ４
上部に埋込みバリアメタル５を形成する。このとき、Ｔ
iＯ2,Ａl2Ｏ3またはＳiＮ等の下地バリア膜３は残して
おく必要がある。なお、バリアメタル材料としては、Ｉ
r／ＩrＯ2またはＩr／ＩrＯ2／ＴaＳiＮを用いてもよ
い。
【００２８】次に、図１(b)に示すように、膜厚０.２〜
１.０μｍの絶縁膜としてのＳiＯ2膜６を堆積し、ＲＩ
Ｅ等により、プラグ４上の領域を含むＳiＯ2膜６の略矩
形の領域を、埋込みバリアメタル５とその周囲の下地バ
リア膜３が露出するまでエッチングして、ＳiＯ2膜６に
凹部６aを設ける。なお、後述する下部電極との密着性
をあげるため、ＳiＯ2膜６表面に０.０２〜０.０５μｍ
程度のＴi,ＴiＯ2膜を形成する。
【００２９】次に、凹部６aが形成されたＳiＯ2膜６を
覆うように、下部電極形成のためにＩrを堆積させて、
膜厚０.０５〜０.５μｍ程度の凹部６aを埋め込んだ第
１導電膜としてのＩr膜７を形成する。ここで、Ｉr膜７
は、比較的蒸気圧の高いＩrの有機金属錯体を原料に用
いて、熱分解法により成膜した。凹部部分が狭い場合に
は、スパッタ法による成膜も可能である。場合によって
は、Ｉr膜７の代わりに、Ｐt膜を用いてもよい。
【００３０】次に、図１(c)に示すように、ＣＭＰ法に
よりＩr膜７をＳiＯ2膜６が露出するまで研磨して、凹
部６a内にのみＩrを埋め込んだ下部電極８を形成する。
ここで、ＣＭＰ法とは、ＣeＯ2,ＺrＯ2またはＡl2Ｏ3等
の研磨剤にＩrまたはＰtを溶解させる酸またはアルカリ
系の溶液を混ぜ合わせたスラリーを用いて、化学的に機
械研磨する方法である。
【００３１】次に、図１(d)に示すように、通常の酸化
膜ＲＩＥ装置によりＳiＯ2膜６(図１(c)に示す)を下地
バリア膜３(Ａl2Ｏ3,ＴiＯ2またはＳiＮ等)が露出する
までエッチバックする。そうして、上記プラグ４上およ
び下地バリア膜３上に略直方体形状の下部電極８を露出
させる。このときの下地バリア膜３は、０.０３〜０.１
５μｍ程度残っていることが望まれる。
【００３２】最後に、図１(e)に示すように、ＭＯＣＶ
Ｄ(有機金属気相成長)法により、下部電極８と下地バリ
ア膜３を覆うように、ＳＢＴとＩrを順に堆積し、膜厚
０.０５〜０.３μｍの誘電体膜としてのＳＢＴ膜９と膜
厚０.０５〜０.３μｍのＩrからなる第２導電膜として
の上部電極１０を形成し、ドライエッチング法により、
ＳＢＴ膜９,上部電極１０を一括エッチングして、凸状
の立体型キャパシタを形成する。これにより、上記下部
電極８の上面で形成されるキャパシタ面積よりも下部電
極８の全ての側面の部分だけ大きなキャパシタ面積が得
られる。
【００３３】このようにして、上記シリコン基板１上に
凸状の立体型キャパシタを形成することによって、高集
積化に対応した極微細なキャパシタを容易に形成するこ
とができる。
【００３４】上記第１実施形態では、下部電極８を直方
体形状とする立体型キャパシタを形成したが、下部電極
の形状はこれに限らず、円柱または断面多角形の柱等の
下部電極を誘電体膜(高誘電体または強誘電体からなる
膜),上部電極で覆う凸状の立体型キャパシタを形成して
もよい。
【００３５】また、上記第１実施形態では、誘電体膜に
強誘電体材料であるＳＢＴを用い、電極材料にＩr膜を
用いたが、誘電体膜に強誘電体材料であるＰＺＴまたは
高誘電体材料であるＢＳＴ等を用い、電極材料にＰt膜
等を用いてもよい。
【００３６】（第２実施形態）図２はこの発明の第２実
施形態の半導体装置の製造方法の工程を示す要部の断面
図である。
【００３７】図２(a)に示すように、トランジスタ(図示
せず)が形成されたシリコン基板２１上にＳiＯ2を堆積
して、膜厚１〜１.５μｍ程度の層間絶縁膜２２を形成
した後、ＴiＯ2,Ａl2Ｏ3またはＳiＮ等を堆積して、膜
厚０.０５〜０.２μｍ程度の下地バリア膜２３を形成す
る。この下地バリア膜２３は、基本的には強誘電体膜と
ＳiＯ2膜との反応を防止する役割を果たす。
【００３８】次に、上記層間絶縁膜２２,下地バリア膜
２３にコンタクトホール２２aを形成した後、基板全面
に例えば０.１〜０.５μｍ程度のドープトポリシリコン
を堆積し、ＲＩＥ法によりエッチバックすることによ
り、ドープトポリシリコンをコンタクトホール２２a内
に埋め込んで、プラグ２４を形成する。このとき、プラ
グ２４上面より、０.２〜０.３μｍ程のオーバーエッチ
によりリセスを形成しておく。
【００３９】次に、ＴaＳiＮ／Ｔi膜により構成される
バリアメタルをスパッタ法またはＣＶＤ法により堆積し
(合計膜厚０.１〜０.３μｍ程度)、引き続き、ＣＭＰ法
により平坦化することにより、プラグ２４上部に埋込み
バリアメタル２５を形成する。このとき、ＴiＯ2,Ａl2
Ｏ3またはＳiＮ等の下地バリア膜は残しておく必要があ
る。なお、バリアメタル材料としては、Ｉr／ＩrＯ2ま
たはＩr／ＩrＯ2／ＴaＳiＮを用いてもよい。
【００４０】次に、図２(b)に示すように、ＳiＯ2を堆
積して、膜厚０.２〜１.０μｍの第１絶縁膜としてのＳ
iＯ2膜２６を形成し、ＲＩＥ等により、プラグ２４上の
領域を含むＳiＯ2膜２６の円形の領域を、埋込みバリア
メタル２５とその周囲の下地バリア膜２３が露出するま
でエッチングして、ＳiＯ2膜２６に凹部２６aを形成す
る。なお、後述する下部電極との密着性をあげるため、
ＳiＯ2膜２６表面に０.０２〜０.０５μｍ程度のＴiま
たはＴiＯ2膜を形成する。
【００４１】次に、凹部２６aが形成されたＳiＯ2膜２
６を覆うようにＩrを堆積して、膜厚０.０５〜０.２μ
ｍ程度の第１導電膜としてのＩr膜２７を形成する。こ
こで、Ｉr膜２７は、比較的蒸気圧の高いＩrの有機金属
錯体を原料に用いて、熱分解法により成膜する。Ｉr膜
堆積には、膜被服特性の優れたＭＯＣＶＤ法またはエレ
クトロプレート法を用いる。なお、Ｉr膜２７の代わり
にＰt膜を用いてもよい。
【００４２】さらに、上記Ｉr膜２７上にオゾン−ＴＥ
ＯＳ(テトラ・エトキシ・シラン)−ＳiＯ2を堆積し、膜
厚０.２〜０.５μｍの第２絶縁膜としてのＳiＯ2膜２８
を形成し、ＳiＯ2膜２８により凹部２６aを完全に埋め
る。
【００４３】次に、図２(c)に示すように、通常のドラ
イエッチング法によりＳiＯ2膜２８(図２(b)に示す)を
エッチバックして、Ｉr膜２７を露出させる。なお、Ｓi
Ｏ2膜のエッチバックには、通常のＣＭＰ法を用いても
よい。
【００４４】その後、図２(d)に示すように、ＣＭＰ法
により、凹部２６a外に存在するＩr膜２７を研磨し、凹
部２６a内にのみＩrを埋め込んだ下部電極３１を形成す
る。ここで、ＣＭＰ法は、ＣeＯ2,ＺrＯ2またはＡl2Ｏ3
等の研磨剤にＩrまたはＰtを溶解させる酸またはアルカ
リ系の溶液を混ぜ合わせたスラリーを用いて、化学的に
機械研磨する方法である。
【００４５】次に、図２(e)に示すように、通常の酸化
膜ＲＩＥ装置によりＳiＯ2膜２６を下地バリア膜２３
(Ａl2Ｏ3,ＴiＯ2またはＳiＮ等)が露出するまでエッチ
バックする。同時に、凹部２６a内のＳiＯ2膜３２(図２
(d)に示す)もエッチバックして、下部電極３１(Ｉr)を
露出させる。このときの下地バリア膜２３は、０.０３
〜０.１５μｍ程度残っていることが望まれる。
【００４６】最後に、図２(f)に示すように、ＭＯＣＶ
Ｄ法により、下部電極３１と下地バリア膜２３を覆うよ
うに、ＳＢＴとＩrを順に堆積し、ドライエッチング法
によりＳＢＴ膜３２,上部電極３３を一括エッチングし
て、膜厚０.０５〜０.３μｍの誘電体膜としてのＳＢＴ
膜３２と膜厚０.０５〜０.３μｍのＩrからなる第２導
電膜としての上部電極３３を形成する。蒸気下部電極３
１,ＳＢＴ膜３２および上部電極３３で環状の立体型キ
ャパシタを形成する。これにより、カップ形状の下部電
極３１の外側側壁,内側側壁および内側底面の全面を有
効に利用して大きなキャパシタ面積が得られる。
【００４７】このようにして、上記シリコン基板２１上
に環状の立体型キャパシタを形成することによって、高
集積化に対応した極微細なキャパシタを容易に形成する
ことができる。
【００４８】上記第２実施形態では、カップ形状(有底
の円筒状)の下部電極３１を用いた立体型キャパシタに
ついて説明したが、カップ形状の下部電極はこれに限ら
ず、有底の断面多角形の筒状の下部電極を誘電体膜(高
誘電体または強誘電体からなる膜),上部電極で覆う環状
の立体型キャパシタを形成してもよい。
【００４９】また、上記第２実施形態では、誘電体膜に
強誘電体材料であるＳＢＴを用い、電極材料にＩr膜を
用いたが、誘電体膜に強誘電体材料であるＰＺＴまたは
高誘電体材料であるＢＳＴ等を用い、電極材料にＰt膜
等を用いてもよい。
【００５０】
【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法および半導体装置によれば、１トラ
ンジスタ・１キャパシタ型のＤＲＡＭまたは強誘電体メ
モリデバイス等におけるキャパシタ形成工程において、
トランジスタの上方に凸状や環状の高段差の下部電極を
形成し、その下部電極を誘電体膜(高誘電体または強誘
電体からなる膜),上部電極で順に覆うことにより、極微
細な立体型キャパシタを容易に形成することができ、高
集積化に対応できる半導体装置を製造することができ
る。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態の半導体装置
の製造方法の工程を示す要部の断面図である。
【図２】 図２はこの発明の第２実施形態の半導体装置
の製造方法の工程を示す要部の断面図である。
【図３】 図３は従来のスタック型キャパシタを有する
強誘電体メモリセル構造を示す要部の断面図である。
【図４】 図４は従来の凸状のキャパシタを有する強誘
電体メモリセル構造を示す断面図である。
【図５】 図５は従来の立体型キャパシタを有する強誘
電体メモリセル構造を示す要部の断面図である。
【符号の説明】
１,２１…シリコン基板、 ２,２２…層間絶縁膜、 ３,２３…下地バリア膜、 ４,２４…プラグ、 ５,２５…埋込みバリアメタル、 ６,２６,２８…ＳiＯ2膜、 ６a,２６a…凹部、 ７,２７…Ｉr膜、 ８,３１…下部電極、 ９,３２…ＳＢＴ膜、 １０,３３…上部電極。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に層間絶縁膜とバリア膜を
    順次形成する工程と、 上記層間絶縁膜,バリア膜にコンタクトホールを形成し
    て、そのコンタクトホール内にプラグを形成する工程
    と、 上記プラグ上および上記バリア膜上に絶縁膜を形成し、
    上記プラグの上面が露出するように上記絶縁膜に凹部を
    形成する工程と、 上記絶縁膜上に上記凹部を埋めるように第１導電膜を形
    成し、その第１導電膜を化学的機械的研磨法によってエ
    ッチバックすることにより上記凹部内に下部電極を形成
    する工程と、 上記下部電極を形成した後、上記絶縁膜を下地の上記バ
    リア膜が露出するまでエッチバックすることにより、上
    記下部電極を凸状に残す工程と、 上記凸状の下部電極の表面および上記バリア膜を覆う高
    誘電体または強誘電体からなる誘電体膜を形成し、その
    誘電体膜を覆う第２導電膜を形成する工程と、 上記誘電体膜と上記第２導電膜とを同時にパターニング
    することによって、高誘電体または強誘電体からなるキ
    ャパシタ絶縁膜および上部電極を形成する工程とを有す
    ることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、 上記バリア膜がＴiＯ2,Ａl2Ｏ3またはＳiＮのうちのい
    ずれか１つからなることを特徴とする半導体装置の製造
    方法。
  3. 【請求項３】 半導体基板上に層間絶縁膜とバリア膜を
    順次形成する工程と、 上記層間絶縁膜,バリア膜にコンタクトホールを形成し
    て、そのコンタクトホール内にプラグを形成する工程
    と、 上記プラグ上および上記バリア膜上に第１絶縁膜を形成
    し、上記プラグの上面が露出するように上記第１絶縁膜
    に凹部を形成する工程と、 上記凹部を埋めることなく、上記凹部内の側壁,底およ
    び上記第１絶縁膜を覆う第１導電膜を形成した後、上記
    第１導電膜上に上記凹部を埋めるように第２絶縁膜を形
    成する工程と、 上記第２絶縁膜をドライエッチング法または化学的機械
    的研磨法により上記第１導電膜の最上部までエッチバッ
    クし、さらに上記第１導電膜および上記凹部内の第２絶
    縁膜を化学的機械的研磨法により上記第１絶縁膜が露出
    するまでエッチバックすることにより上記凹部内にカッ
    プ形状の下部電極を形成する工程と、 上記第１絶縁膜および上記凹部内の第２絶縁膜を上記バ
    リア膜と上記下部電極が露出するまでエッチバックする
    工程と、 上記カップ形状の下部電極の外側側壁,内側側壁および
    内側底面を覆う高誘電体または強誘電体からなる誘電体
    膜を形成し、上記誘電体膜を覆う第２導電膜を形成する
    工程と、 上記誘電体膜および上記第２導電膜を同時にパターニン
    グすることによって、高誘電体または強誘電体からなる
    キャパシタ絶縁膜および上部電極を形成する工程とを有
    することを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項３に記載の半導体装置の製造方法
    において、 上記バリア膜がＴiＯ2またはＡl2Ｏ3またはＳiＮのうち
    のいずれか１つからなることを特徴とする半導体装置の
    製造方法。
  5. 【請求項５】 請求項３または４に記載の半導体装置の
    製造方法において、 上記第１絶縁膜を形成した後、その第１絶縁膜の表面に
    Ｔi膜またはＴiＯ2膜を形成することを特徴とする半導
    体装置の製造方法。
  6. 【請求項６】 半導体基板上に形成された層間絶縁膜
    と、 上記層間絶縁膜上に形成されたバリア膜と、 上記バリア膜および上記層間絶縁膜に形成されたコンタ
    クトホールに形成され、上部にバリアメタルが埋め込ま
    れたプラグと、 上記バリア膜および上記コンタクトホール上に形成さ
    れ、上側に開口するカップ形状の下部電極と、 上記カップ形状の下部電極の外側側壁,内側側壁および
    内側底面を覆うように形成された高誘電体または強誘電
    体からなる誘電体膜と、 上記誘電体膜を覆うように形成された上部電極とを備
    え、 上記下部電極と上記誘電体膜と上記上部電極とでキャパ
    シタを形成していることを特徴とする半導体装置。
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