KR100842466B1

KR100842466B1 - 캐패시터 및 그 제조 방법

Info

Publication number: KR100842466B1
Application number: KR1020060134518A
Authority: KR
Inventors: 이상용
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-12-27
Filing date: 2006-12-27
Publication date: 2008-07-01

Abstract

본 발명은 캐패시터 및 그 제조 방법에 관한 것으로, 개시된 캐패시터는 일부 영역에 볼록한 토폴로지를 갖는 하부 전극층과, 하부 전극층 상에 형성되며 측벽 및 하부 전극층과 접하는 바닥을 가지되 볼록한 토폴로지에 접하는 영역이 볼록한 프로파일을 가지는 유전체층과, 유전체층 상에 형성되어 상면에 오목 부위를 가지되 유전체층의 볼록한 프로파일에 의해 오목 부위 내의 일부가 볼록한 프로파일을 가지는 상부 전극층을 포함하며, 하부 전극층의 토폴로지를 변경하여 그 상부에 형성되는 상부 전극층의 프로파일을 개선함으로써, 상부 전극층의 평탄화 공정에서 슬러리 잔류물이 남지 않도록 하며, 상부 전극층의 프로파일 개선을 통해 표면적을 증대시켜 캐패시터의 정전용량을 증대시키는 이점이 있다.

캐패시터, MIM, 슬러리 잔류물

Description

캐패시터 및 그 제조 방법{CAPACITOR AND ITS MANUFACTURING METHOD}

도 1은 종래 기술에 따른 캐패시터의 구조를 보인 소자 단면도,

도 2는 본 발명에 따른 캐패시터의 구조를 보인 소자 단면도,

도 3a 내지 도 3e는 본 발명에 따른 캐패시터의 제조 방법을 설명하기 위한 소자 단면도들.

본 발명은 캐패시터에 관한 것으로, 더욱 상세하게는 반도체 소자의 MIM(metal insulator metal) 구조 캐패시터 및 그 제조 방법에 관한 것이다.

BIPOLAR, BICMOS 및 CMOS 기술의 반도체 디바이스는 높은 전압 선형성, 정확한 세팅이 가능한 캐패시턴스값 및 낮은 기생 캐패시턴스를 가진 집적 캐패시터를 필요로 한다. 그런데 MOS 캐패시터는 전압 유도를 위한 공간 전하 구역으로 인해 전압 선형성이 낮을 뿐만 아니라 많은 기생 캐패시턴스가 존재한다는 문제가 있었다.

이러한 문제로 인해 PIP(polysilicon-insulator-polysilicon) 구조의 캐패시터가 사용되기도 하였는데, 이는 상부 전극층과 하부 전극층으로 도전성 폴리실리 콘을 사용하기 때문에 상, 하부 전극과 유전체층 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 캐패시턴스의 크기가 줄어들게 되는 단점이 있었다.

이에 등장한 것이 소위 MIM(금속-절연체-금속) 캐패시터인데, 특히 이러한 MIM 구조의 캐패시터는 혼합신호 제품 및 아날로그 제품과 같은 다양한 반도체 디바이스에서 전하를 저장하는데 주로 사용되고 있다.

도 1은 종래 기술에 따른 MIM형 캐패시터의 구조를 보인 소자 단면도이다.

도 1에 도시된 바와 같이 종래의 MIM 구조를 갖는 캐패시터는, 하부 배선(10), 하부 배선(10)의 상부를 절연하는 제 1 층간 절연막(20), 제 1 층간 절연막(20) 내에 형성된 비아들(31, 32), 제 1 층간 절연막(20) 상에 형성되어 비아들(31, 32)을 통해 하부 배선(10)과 전기적으로 연결된 하부 전극층(40), 하부 전극층(40) 상에 형성되며 측벽 및 하부 전극층(40)과 접하는 바닥을 가진 유전체층(50), 유전체층(50) 상에 형성된 상부 전극층(60), 제 1 층간 절연막(20) 상에 형성된 구조물의 전면을 덮고 유전체층(50)의 측벽 상면과 상부 전극층(60)의 상면을 노출시키는 제 2 층간 절연막(70), 상부 전극층(60)과 제 2 층간 절연막(70) 상에 형성된 상부 배선(80)을 포함한다.

도면 중 미설명 부호인 91, 92, 93은 배선들이고, 33, 34는 배선간을 전기적으로 연결하는 비아들이며, 31a, 32a, 33a, 34a, 60a는 장벽금속층이다.

이와 같이 구성된 종래 MIM 구조의 캐패시터는, 상부 전극층(60)을 형성하고자 할 때에, 기판 전면에 상부 전극층을 위한 도전막을 형성한 후에 화학적기계적연마(CMP) 등의 평탄화 공정을 통해 상부 전극층(60)을 완성하는데, 상부 전극층(60)의 두께가 충분하지 않을 경우에는 상부 전극층(60)의 상면, 즉 오목 부위에 슬러리 잔류물(1)이 남을 수 있다.

이러한 슬러리 잔류물(1)은 캐패시터의 특성을 저하시킬 뿐만 아니라 그 상부에 형성되는 상부 배선(80)의 점착 특성을 저하시키는 문제점이 있었다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 하부 전극층의 토폴로지(topology)를 변경하여 그 상부에 형성되는 상부 전극층의 프로파일(profile)을 개선함으로써, 상부 전극층의 평탄화 공정에서 슬러리 잔류물이 남지 않도록 하는 데 그 목적이 있다.

본 발명의 다른 목적은, 상부 전극층의 프로파일 개선을 통해 표면적을 증대시켜 캐패시터의 정전용량을 증대시키는 데 있다.

이와 같은 목적들을 실현하기 위한 본 발명의 일 관점으로서 캐패시터는, 일부 영역에 볼록한 토폴로지를 갖는 하부 전극층과, 하부 전극층 상에 형성되며 측벽 및 하부 전극층과 접하는 바닥을 가지되 볼록한 토폴로지에 접하는 영역이 볼록한 프로파일을 가지는 유전체층과, 유전체층 상에 형성되어 상면에 오목 부위를 가지되 유전체층의 볼록한 프로파일에 의해 오목 부위 내의 일부가 볼록한 프로파일을 가지는 상부 전극층을 포함한다.

본 발명의 다른 관점으로서 캐패시터의 제조 방법은, 반도체 기판 상의 일부 영역에 볼록한 토폴로지를 가지는 하부 전극층을 형성하는 단계와, 하부 전극층 상 에 층간 절연막을 형성하는 단계와, 층간 절연막 상에 하부 전극층을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀을 통해 하부 전극층과 바닥이 접하여 하부 전극층의 볼록한 토폴로지에 접하는 영역이 볼록한 프로파일을 가지는 유전체층을 형성하는 단계와, 반도체 기판 전면에 도전막을 증착하여 콘택홀을 매립한 후 평탄화 공정을 수행하여 상면에 오목 부위를 가지되 유전체층의 볼록한 프로파일에 의해 오목 부위 내의 일부가 볼록한 프로파일을 가지는 상부 전극층을 완성하는 단계를 포함한다.

이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.

도 2는 본 발명에 따른 캐패시터의 구조를 보인 소자 단면도이다.

도 2에 도시된 바와 같이 본 발명에 따른 MIM 구조를 갖는 캐패시터는, 하부 배선(110), 하부 배선(110)의 상부를 절연하는 제 1 층간 절연막(120), 제 1 층간 절연막(120) 내에 형성되어 그 상부가 제 1 층간 절연막(120)의 상부면 위로 돌출된 비아들(131, 132), 제 1 층간 절연막(20) 상에 형성되어 비아들(131, 132)을 통해 하부 배선(110)과 전기적으로 연결된 상태로서 비아들(131, 132)의 돌출 영역에서 볼록한 토폴로지를 갖는 하부 전극층(140), 하부 전극층(140) 상에 형성되며 측 벽 및 하부 전극층(140)과 접하는 바닥을 가지되 하부 전극층(140)의 볼록한 토폴로지에 접하는 영역이 볼록한 프로파일을 가지는 유전체층(150), 유전체층(150) 상에 형성되어 상면에 오목 부위를 가지되 유전체층(150)의 볼록한 프로파일에 의해 오목 부위 내의 일부가 볼록한 프로파일을 가지는 상부 전극층(160), 제 1 층간 절연막(120) 상에 형성된 구조물의 전면을 덮고 유전체층(150)의 측벽 상면과 상부 전극층(160)의 상면을 노출시키는 제 2 층간 절연막(170), 상부 전극층(160)과 제 2 층간 절연막(170) 상에 형성된 상부 배선(180)을 포함한다.

도면 중 미설명 부호인 191, 192, 193은 배선들이고, 133, 134는 배선간을 전기적으로 연결하는 비아들이며, 131a, 132a, 133a, 134a, 160a는 장벽금속층이다.

이와 같은 본 발명에 의한 캐패시터에서, 상부 전극층(160)의 상면에 존재하는 오목 부위의 프로파일을 살펴보면 유전체층(150)의 볼록한 프로파일에 의해 오목 부위 내의 일부가 볼록한 형태의 프로파일을 가진다.

따라서, 상부 전극층(160)을 형성하기 위해, 기판 전면에 상부 전극층을 위한 도전막을 형성한 후에 화학적기계적연마 등의 평탄화 공정을 통해 수행할 때에 설사 상부 전극층(160)의 두께가 충분하지 않더라도 오목 부위 내에 볼록한 형태의 프로파일을 가지므로 상부 전극층(160)의 상면, 즉 오목 부위에 슬러리 잔류물이 남지 않는다.

또한, 상부 전극층(160)의 상면은 볼록한 부위가 포함된 오목 부위를 가지므로 표면적이 증대되어 캐패시터의 정전용량 또한 증대된다.

도 3a 내지 도 3e는 본 발명에 따른 캐패시터의 제조 방법을 설명하기 위한 소자 단면도들이다. 도 3a 내지 도 3e를 참조하여 캐패시터의 제조 과정을 살펴보면 아래와 같다.

도 3a를 참조하면, 반도체 기판 상에 MIM 캐패시터를 위한 하부 배선(110)과 제 1 배선(191)을 형성하며, 그 상부에 제 1 층간 절연막(120)을 형성하고, 제 1 층간 절연막(120) 내에 하부 배선(110)까지 전기적으로 연결되는 비아들(131, 132)과 제 1 배선(191)까지 전기적으로 연결되는 비아(192)를 형성한다. 여기서, 장벽금속층(131a, 132a, 133a)은 비아들(131, 132)의 형성을 위한 매립 이전에 형성한다.

도 3b를 참조하면, 제 1 층간 절연막(120) 상에 MIM 영역만을 노출하는 식각 마스크 패턴(도시 생략)을 형성하고, 이 식각 마스크 패턴을 식각 장벽층으로 하는 식각 공정(또는 마스크 공정)을 통해 제 1 층간 절연막(120)을 예로서 200Å 내지 300Å 정도 식각하여 비아들(131, 132)을 제 1 층간 절연막(120)의 상부면 위로 돌출시킨다.

도 3c를 참조하면, 제 1 층간 절연막(120)의 상부에 도전막을 형성하고 패터닝하여 캐패시터의 하부 전극층(140)과 제 2 배선(192)을 형성한다. 이때 하부 전극층(140)은 비아들(131, 132)의 돌출 영역에서 볼록한 토폴로지를 갖는다.

도 3d를 참조하면, 하부 전극층(140)과 제 2 배선(192) 상에 제 2 층간 절연막(170)을 형성하고, 화학적기계적연마 등의 평탄화 공정을 진행한다.

그리고, 제 2 층간 절연막(170) 상에 MIM 영역만을 노출하는 식각 마스크 패턴(도시 생략)을 형성하고, 이 식각 마스크 패턴을 식각 장벽층으로 하는 식각 공정(또는 마스크 공정)을 통해 하부 전극층(140)을 노출시키는 콘택홀을 형성한다. 하부 전극층(140)이 노출출되는 콘택홀은 캐패시터의 유효 표면적이 되므로 넓은 크기를 가진다.

다음으로, 콘택홀을 포함하는 기판 전면에 유전체층(150)을 형성하며, 사진 식각 공정을 사용하여 제 2 배선(192)을 노출시키는 비아(134)를 형성한다. 비아(134)는 추후 형성할 제 3 배선(193)과 하부의 제 2 배선(192)을 전기적으로 연결하는 역할을 하는 것으로서 콘택홀보다는 좁게 형성된다. 여기서, 유전체층(150)은 콘택홀의 측벽 및 하부 전극층(140)과 접하는 바닥을 가지는데, 하부 전극층(140)의 볼록한 토폴로지에 접하는 영역이 볼록한 프로파일을 가진다.

이후, 기판 전면에 도전막(160b)을 증착하여 콘택홀과 비아(134)를 매립한다. 여기서, 장벽금속층(160a, 134a)은 도전막(160b)의 증착 이전에 형성한다.

도 3e를 참조하면, 도전막(160b)에 대한 화학적기계적연마 등의 평탄화 공정을 통해 상부 전극층(160)을 완성한다. 이때 비아(134)가 함께 완성된다. 여기서, 상부 전극층(160)은 유전체층(150) 상에 형성되어 상면에 오목 부위를 가지되 유전체층(150)의 볼록한 프로파일에 의해 오목 부위 내의 일부가 볼록한 프로파일을 가진다.

따라서, 설사 상부 전극층(160)의 두께가 충분하지 않더라도 상부 전극층(160)의 오목 부위 내에 볼록한 형태의 프로파일을 가지므로 평탄화 공정 중에 상부 전극층(160)의 상면, 즉 오목 부위에 슬러리 잔류물이 남지 않는다. 또한, 상부 전극층(160)의 상면은 볼록한 부위가 포함된 오목 부위를 가지므로 표면적이 증대되어 캐패시터의 정전용량 또한 증대된다.

이와 같은 공정 순서에 의해 MIM 캐패시터 영역에는 하부 금속층(140), 유전체층(150), 장벽금속층(160a) 및 상부 금속층(160)이 순차적으로 배치되는 MIM 커패시터가 만들어진다.

이후에는, 상부 금속층(160) 및 비아(134)에 각각 전기적으로 연결되는 상부 배선(180) 및 제 3 배선(193)을 형성한다.

지금까지 본 발명의 일 실시 예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.

전술한 바와 같이 본 발명은 하부 전극층의 토폴로지를 변경하여 그 상부에 형성되는 상부 전극층의 프로파일을 개선함으로써, 상부 전극층의 평탄화 공정에서 슬러리 잔류물이 남지 않도록 하며, 상부 전극층의 프로파일 개선을 통해 표면적을 증대시켜 캐패시터의 정전용량을 증대시키는 효과가 있다.

Claims

삭제
하부 배선과,

상기 하부 배선의 상부를 절연하는 층간 절연막과,

상기 층간 절연막 내에 형성된 상태이며 상부가 상기 층간 절연막의 상부면 위로 돌출된 비아들과,

상기 층간 절연막 상에 형성되어 상기 비아들의 돌출 영역에서 볼록한 토폴로지를 갖는 하부 전극층과,

상기 하부 전극층 상에 형성되며 측벽 및 상기 하부 전극층과 접하는 바닥을 가지되 상기 볼록한 토폴로지에 접하는 영역이 볼록한 프로파일을 가지는 유전체층과,

상기 유전체층 상에 형성되어 상면에 오목 부위를 가지되 상기 유전체층의 볼록한 프로파일에 의해 상기 오목 부위 내의 일부가 볼록한 프로파일을 가지는 상부 전극층

을 포함하는 캐패시터.
(a) 반도체 기판 상의 일부 영역에 볼록한 토폴로지를 가지는 하부 전극층을 형성하는 단계와,

(b) 상기 하부 전극층 상에 층간 절연막을 형성하는 단계와,

(c) 상기 층간 절연막 상에 상기 하부 전극층을 노출시키는 콘택홀을 형성하는 단계와,

(d) 상기 콘택홀을 통해 상기 하부 전극층과 바닥이 접하여 상기 하부 전극층의 볼록한 토폴로지에 접하는 영역이 볼록한 프로파일을 가지는 유전체층을 형성하는 단계와,

(e) 상기 반도체 기판 전면에 도전막을 증착하여 상기 콘택홀을 매립한 후 평탄화 공정을 수행하여 상면에 오목 부위를 가지되 상기 유전체층의 볼록한 프로파일에 의해 상기 오목 부위 내의 일부가 볼록한 프로파일을 가지는 상부 전극층을 완성하는 단계

를 포함하는 캐패시터의 제조 방법.
제 3 항에 있어서,

상기 (a) 단계는,

(a1) 상기 반도체 기판 상에 하부 배선을 형성하는 단계와,

(a2) 상기 하부 배선의 상부에 층간 절연막을 형성하는 단계와,

(a3) 상기 (a2) 단계에서 형성한 층간 절연막 내에 상기 하부 배선까지 전기적으로 연결되는 비아들을 형성하는 단계와,

(a4) 상기 (a2) 단계에서 형성한 층간 절연막을 식각하여 상기 비아들을 상기 (a2) 단계에서 형성한 층간 절연막의 상부면 위로 돌출시키는 단계와,

(a5) 상기 (a2) 단계에서 형성한 층간 절연막 및 상기 비아들의 상부에 상기 비아들의 돌출에 의해 상기 일부 영역에 볼록한 토폴로지를 갖는 하부 전극층을 형성하는 단계

를 포함하는 캐패시터의 제조 방법.