KR100416238B1 - 반도체장치의 제조방법 및 반도체장치 - Google Patents

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Abstract

반도체장치의 제조방법에서는 반도체기판상의 층간절연막과 배리어막에 형성된 콘택트 홀내에 플러그를 형성하고 이어 상기 플러그 및 상기 배리어막상에 절연막을 형성하며 상기 플러그의 상면이 노출되도록 요부(凹部)를 형성한다. 상기 절연막상에 상기 요부를 매립하도록 제1 도전막을 형성하고, 그 제1 도전막을 화학적 기계적 연마법에 의해 에칭하는 것에 의해 상기 요부내에 하부전극을 형성한다. 상기 절연막을 제거하고 상기 하부전극을 볼록상으로 남긴다. 상기 하부전극 및 상기 배리어막상에 고유전체 또는 강유전체로된 유전체막과 제2 도전막을 순차 형성한 후 상기 유전체막과 상기 제2 유전막을 동시에 패터닝하는 것에 의해 커패시터 절연막 및 상부전극을 형성한다.

Description

반도체장치의 제조방법 및 반도체장치{Semiconductor device producing method and semiconductor device}
본 발명은 강유전체 메모리 및 DRAM 등의 반도체장치 및 그의 제조방법에 관한 것이고, 보다 자세하게는 그와 같은 반도체 장치용 미세 커패시터를 형성하는방법에 관한 것이다.
종래 반도체장치로서는 1-트랜지스터/1-커패시터 구조를 갖는 강유전체 메모리 셀이 있다. 이 강유전체 메모리 셀에서는 트랜지스터상에 절연막을 통하여 평면형 커패시터가 형성된 구조가 채용되어 있다. 트랜지스터와 커패시터는 완전히 서로 분리되어 있다. 이를 위하여 절연막상에 커패시터를 형성한 후 커패시터와 트랜지스터를 국소 배선으로 접속시키고 있다. 그러나 이와 같은 구조에 있어서는 메모리 셀의 점유 면적이 크게되어 고집적화에는 적합하지 않다.
이 문제를 해결하기 위하여 도 3에 도시한 바와 같이 MOSFET(110)의 소스 영역(101)상에 폴리실리콘 또는 TaSiN 등으로 구성되는 플러그(102)를 형성하고, 이 플러그(102)상에 스택형 커패시터를 형성하는 강유전체 메모리 셀 구조가 제안되어 있다. 도 3에서, 103은 플러그(102)상에 형성된 배리어 금속, 104는 하부전극, 105는 강유전체막, 106은 상부전극, 107은 드라이브선, 111은 금속 배선이다.
도 3에 도시한 강유전체 메모리 셀 구조에서는 플러그(102) 및 절연막(100)상에 하부전극(104), 강유전체막(105) 및 상부전극(106)으로되는 평탄막을 순차 퇴적하고 일괄 에칭에 의해 커패시터를 형성하고 있다. 이 커패시터의 실효 면적은 평면부분의 면적에 한정되어 있다. 이 때문에 쿼터미크론 이하의 미세한 메모리 셀에 있어서는 강유전체 메모리 셀이 충분한 커패시터 면적을 가질 수 없다.
상술한 문제를 해결하기 위하여, 도 4에 도시한 바와 같이 실리콘 기판(200)에 형성된 MOSFET(210)의 소스 영역(201)상에 폴리실리콘 또는 텅스텐 등으로 구성된 플러그(204)를 형성하고, 이 플러그(204)상에 스택형 커패시터(Cp)를 형성하는강유전체 메모리 셀 및 DRAM 등이 제안되어 있다.
도 4에 도시한 스택형 커패시터 구조는 통상 다음과 같은 수법에 의해 형성된다. 즉, MOSFET(210)와 MOSFET(210)상의 층간절연막(202, 203), 상기 층간절연막(202, 203)의 콘택트 홀(202a)내의 플러그(204)가 형성된 반도체 기판에 있어서 플러그(204)상에 Ir, IrO2/Ir, Pt, Ru 또는 RuO2/Ru 등의 도전막을 퇴적하고, 건식 에칭법에 의해 도전막을 패터닝하여 하부전극(205)(노드 전극)을 형성한다. 이어서 강유전체(PZT(티탄산 지르콘산납), SBT(탄탈산 스트론튬 비스무트)등) 또는 강유전체(BST(티탄산 바륨 스트론튬)등)를 하부전극(205)을 피복하도록 퇴적한다. 이어 강유전체막 또는 고유전체막상에 상부전극 재료로서의 Ir, IrO2, Pt, Ru 또는 RuO2등의 도전막을 퇴적한다. 건식 에칭법에 의해 상기 도전막 및 강유전체막(또는 고유전체막)을 패터닝하고 하부전극(205), 유전체막(206) 및 상부전극(207)으로 구성된 공통 플레이트(또는 드라이브선)를 형성한다.
상기 스택형 커패시터 구조에서는 커패시터의 면적을 크게하기 위해 하부전극(205)을 높게하면 건식 에칭법에서는 에칭율이 낮기 때문에 장시간의 에칭으로 된다. 또한 하부전극(205) 또는 상부전극(207)에 이용되는 Pt, Ir 또는 IrO2등의 도전막은 통상의 건식 에칭으로 사용하는 할로겐화 가스와의 반응성이 낮다. 또한 그의 반응생성물의 휘발도도 낮기 때문에 도전막의 에칭율이 낮다. 따라서 스택형 커패시터 구조는 미세가공이 어려운 문제가 있다. 더구나 서브미크론 이하의 패턴에서는 마이크로로딩 효과의 영향도 크게되고 반응생성물이 도전막에 부착되기도하여 도전막에 파티클이 발생하기 쉬운 문제가 있다.
이 문제를 해결하기 위하여 샤프 가부시끼가이샤에 의해 실효적으로 커패시터 면적을 확대하는 입체형 커패시터 구조의 반도체장치가 제안되어 있다(특개평 2000-196039). 이 입체형 커패시터 구조의 반도체장치는 본 발명을 이해하기 쉽게하기 위해 설명한 것이고 본 발명에 대한 종래 기술은 아니다.
도 5에 도시한 바와 같이 입체형 커패시터 구조를 갖는 반도체 장치의 제조에서는 소스 영역(301)상에 형성된 층간절연막(300)에 플러그(302)를 형성하고 이 플러그(302)상부에 매립 배리어 금속(303)을 설치하고 있다. 따라서 상기 매립 배리어 금속(303)이 부착된 플러그(302)를 형성한 후 절연막(310)을 형성하고 플러그(302)상의 절연막(310)에 홈(310a)을 형성한 후에 그 홈(310a)을 갖는 절연막(310)상에 전극막을 퇴적하며 화학적 기계적 연마법(이하, CMP법이라고 말함)에 의해 커패시터 하부전극(304)을 형성하고 있다. 이 반도체 장치의 제조방법에 의하면 하부전극(304)의 측면도 커패시터로서 사용할 수 있어, 이 측면의 부분에 의해 커패시터 면적이 확대된다. 그러나, 도 5에 도시하는 입체형 커패시터 구조에서는 디자인 룰의 축소에 따라서 홈 부분도 미세화되기 때문에 홈 부분에 하부전극, 강유전체막 및 상부전극을 형성하는 것이 곤란하게된다.
따라서 본 발명의 목적은 고집적화에 대응한 극미세 커패시터를 갖는 반도체장치 및 그와 같은 극미세 커패시터 구조를 용이하게 형성할 수 있는 반도체장치의 제조방법을 제공하는 것에 있다.
도 1a, 도 1b, 도 1c, 도 1d 및 도 1e는 본 발명의 제1 실시예에 따른 반도체장치의 제조방법의 공정을 도시하는 요부의 단면도,
도 2a, 도2b, 도 2c, 도 2d, 도 2e 및 도 2f는 본 발명의 제2 실시예에 따른 반도체장치의 제조방법의 공정을 도시하는 요부의 단면도,
도 3은 종래의 스택형 커패시터 구조를 갖는 강유전체 메모리 셀을 도시하는 요부의 단면도,
도 4는 종래의 볼록상의 커패시터 구조를 갖는 강유전체 메모리 셀을 도시하는 단면도,
도 5는 관련기술인 입체형 커패시터 구조를 갖는 강유전체 메모리 셀을 도시하는 요부의 단면도임.
상기 목적을 달성하기 위하여, 본 발명의 일개 요지에 따른 반도체장치의 제조방법은,
반도체 기판상에 층간절연막과 배리어막을 순차 형성하는 공정;
상기 층간절연막과 배리어막에 콘택트 홀을 형성하고 이 콘택트 홀내에 플러그를 형성하는 공정;
상기 플러그 및 상기 배리어막상에 절연막을 형성한 다음 상기 플러그의 상면이 노출되도록 상기 플러그에 이르는 요부(凹部)를 상기 절연막에 형성하는 공정;
상기 절연막상에 상기 요부를 매립하도록 제1 도전막을 형성한 다음 그 제1 도전막을 화학적 기계적 연마법에 의해 에칭하는 것에 의해 상기 요부내에 하부전극을 형성하는 공정;
상기 절연막을 하부의 상기 배리어막이 노출될 때 까지 에칭하는 것에 의해 상기 하부전극을 볼록(凸)상으로 남기는 공정;
상기 볼록상의 하부전극 및 상기 배리어막을 피복하는 고유전체 또는 강유전체로된 유전체막을 형성하고, 그 유전체막을 피복하는 제2 도전막을 형성하는 공정; 및
상기 유전체막과 상기 제2 도전막을 동시에 패터닝하는 것에 의해 커패시터 절연막 및 상부전극을 형성하는 공정을 포함하고 있다. 이와 같이하여 형성된 상기 하부전극, 커패시터 절연막 및 상부전극에 의해 커패시터가 구성된다.
상기 구성의 반도체장치의 제조방법에 의하면, 건식에칭을 이용하지 않고 CMP법에 의해 절연막을 단시간 에칭백하는 것에 의해 고단차의 볼록상의 하부전극을 형성할 수 있다. 또한 이 볼록상 하부전극의 상면 및 측면 모두를 유전체막과 상부전극으로 피복하기 때문에 하부전극의 모든 측면 부분 만큼 커패시터 면적을 크게할 수 있다. 하부전극의 형상과 치수는 절연막의 막 두께와 요부의 형상 및 치수를 제어할 수 있도록 제어되기 때문에 미세하지만 높이가 있는 하부전극을 용이하게 얻을 수 있다. 또한 도 5에 도시한 기술과는 상이하게 유전체막과 상부전극은 하부전극의 내측이 아니고 이들 외측에 형성된다. 따라서 고집적화에 대응한 극미세한 커패시터를 커패시터 면적을 저하시킴없이 용이하게 형성할 수 있다. 따라서 디자인 룰의 축소에 따라 상기 절연막에 형성되는 요부가 미세화되어도 큰 커패시터 면적을 갖는 입체형 커패시터를 용이하게 형성할 수 있다. 따라서 고집적화에 대응한 극미세한 커패시터를 용이하게 형성할 수 있어 DRAM 레벨의 고집적형의 강유전체 메모리셀을 제공할 수 있다.
또한 본 발명의 다른 요지에 관한 반도체장치의 제조방법은,
반도체 기판상에 층간절연막과 배리어막을 순차 형성하는 공정;
상기 층간절연막과 배리어막에 콘택트 홀을 형성하고 이 콘택트 홀내에 플러그를 형성하는 공정;
상기 플러그 및 상기 배리어막상에 제1 절연막을 형성한 다음 상기 플러그의 상면이 노출되도록 상기 제1 절연막에 요부를 형성하는 공정;
상기 요부를 매립하지 않고 상기 요부를 형성하고 있는 면을 피복하도록 상기 제1 절연막상과 상기 요부내에 제1 도전막을 형성한 후 상기 제1 도전막상에 상기 요부를 매립하도록 제2 절연막을 형성하는 공정;
상기 제2 절연막을 상기 제1 도전막의 최상부까지 에칭한 다음 상기 제1 도전막 및 상기 요부내의 제2 절연막을 화학적 기계적 연마에 의해 상기 제1 절연막이 노출될 때 까지 에칭하는 것에 의해 상기 요부내에 컵 형상의 하부전극을 형성하는 공정;
상기 제1 절연막 및 상기 요부내의 제2 절연막을 상기 배리어막과 상기 하부전극이 노출될 때 까지 에칭하는 공정;
상기 컵 형상의 하부전극의 외측측벽, 내측측벽 및 내측 저면을 피복하는 고유전체 또는 강유전체로된 유전체막을 형성한 다음 상기 유전체막을 피복하는 제2 도전막을 형성하는 공정; 및
상기 유전체막 및 상기 제2 도전막을 동시에 패터닝하는 것에 의해 커패시터 절연막 및 상부전극을 형성하는 공정을 포함한다. 이렇게하여 형성된 상기 하부전극, 커패시터절연막 및 상부전극에 의해 커패시터가 구성된다.
컵 형상으로서는 원형 및 사각형 등의 다각형이 포함된다.
상기 구성의 반도체장치의 제조방법에 의하면, 건식 에칭을 이용함없이 CMP법에 의해 제1 절연막 및 제2 절연막(요부내)을 단시간의 에칭백에 의해 고단차의 컵 형상의 하부전극을 형성할 수 있다. 또한 이 컵 형상의 하부전극의 외측측벽, 내측측벽 및 내측 저면 전체를 커패시터 절연막 및 상부전극으로 피복하기 때문에 커패시터 면적을 충분하게 크게할 수 있다. 하부전극의 형상과 치수는 제1 절연막의 막 두께와 요부의 형상 및 치수를 제어하는 것에 의해 제어할 수 있기 때문에 미세하지만 높이가 있는 하부전극을 용이하게 수득할 수 있다.
상기 제2 도전막은 이 제2 도전막의 일부가 상기 요부내의 유전체막의 대향하는 면의 사이에 형성되는 갭을 매립하도록 형성할 수 있다. 따라서 디자인 룰의 축소에 따라 상기 제1 절연막에 형성되는 요부가 미세화되어도 큰 커패시터 면적을 갖는 입체형 커패시터를 용이하게 형성할 수 있다. 따라서, 고집적화에 대응한 극미세 커패시터를 용이하게 형성할 수 있어, DRAM 레벨의 고집적형의 강유전체 메모리 셀을 제공할 수 있다.
상기 제1 도전막의 최상부 까지의 상기 제2 절연막의 에칭백은 건식 에칭법 또는 화학적 기계적 연마법에 의해 실시할 수 있다.
상술한 방법에서, 상기 배리어막을 TiO2, Al2O3또는 SiN으로 형성하면, 배리어막에 의해 상기 유전체막(커패시터 절연막)과 상기 층간절연막의 반응을 방지할 수 있다.
상술한 방법에 있어서, 상기 플러그는 그 상부에 매립 배리어 금속을 갖도록 형성될 수 있다. 플러그 본체는 예컨대 n+도핑된 실리콘에 의해 제조될 수 있고 또한 매립 배리어 금속은 예컨대 TaSiN 또는 Ir/IrO2를 포함하는 재료로 제조될 수 있다.
상술한 방법에서는 상기 제1 및 제2 도전막은 이리듐(Ir), 백금(Pt) 또는 다른 적합한 재료에 의해 형성될 수 있다.
상술한 방법에서 상기 절연막(제1 절연막)을 형성한 후, 그 절연막(제1 절연막)의 표면에 Ti 막 또는 TiO2막을 형성할 수 있다. 이 막에 의해 상기 절연막(제1 절연막)과 제1 도전막의 밀착성이 좋게되어 제조되는 반도체장치의 신뢰성이 향상된다.
또한 본 발명에 따른 반도체장치는,
반도체 기판상에 형성된 층간절연막;
상기 층간절연막상에 형성된 배리어막;
상기 배리어막 및 상기 층간절연막에 형성된 콘택트 홀;
상기 콘택트 홀내에 형성되고 그의 상부에 매립된 상기 배리어 금속을 갖는 플러그;
상기 배리어막 및 상기 콘택트 홀상에 형성되며 상측으로 개구되는 컵 형상의 하부전극;
상기 컵 형상의 하부전극의 외측측벽, 내측측벽 및 내측 저면을 피복하도록 형성된 고유전체 또는 강유전체로된 유전체막; 및
상기 유전체막을 피복하도록 형성된 상부전극을 포함하고,
상기 하부전극, 상기 유전체막 및 상기 상부전극은 커패시터를 형성하고 있는 것을 특징으로 하고 있다.
상기 반도체장치의 커패시터는 상술한 2번째 제조방법에 의해 형성될 수 있다. 따라서 상술한 설명으로부터 분명한 바와 같이 커패시터는 충분하게 큰 실효 커패시터 면적을 갖고 있다. 따라서 이와 같은 커패시터를 갖는 반도체장치를 메모리 셀로서 사용하면 집적도가 높은 메모리를 실현할 수 있다.
본 발명은 이하의 상세한 설명을 첨부한 도면을 참조하여 상세하게 설명한다. 첨부한 도면은 설명을 위한 것이지 본 발명을 제한하는 것은 아니다.
(제1 실시예)
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 반도체장치의 제조방법의 공정을 도시하는 요부의 단면도이다.
도 1a에 도시한 바와 같이, 트랜지스터(도시되지 않음)가 형성된 실리콘 기판(1)상에 SiO2를 퇴적하고 막 두께 약 1 내지 1.5 ㎛의 층간절연막(2)을 형성한 후 TiO2, Al2O3또는 SiN 등을 퇴적하여 막 두께 약 0.05 내지 0.2 ㎛의 하도 배리어막(3)을 형성한다. 이 하도 배리어막(3)은 기본적으로는 강유전체막과 SiO2막(2)의 반응을 방지하는 역할을 한다.
이어, 상기 층간절연막(2)과 하도 배리어막(3)에 콘택트 홀(2a)을 형성한 후 기판 전면에 예컨대 막 두께 약 0.1 내지 0.5 ㎛의 도핑된 폴리실리콘을 퇴적하고, 하도 배리어막(3)상에 도핑된 폴리실리콘이 완전히 제거되고 콘택트 홀(2a)내에만 도핑된 폴리실리콘이 잔존할 때 까지 RIE(반응성 이온 에칭)법에 의해 에칭백한다. 이렇게하여 콘택트 홀(2a)내에 플러그(4)를 형성한다. 이때, 플러그(4)상면으로부터 0.2 내지 0.3 ㎛ 깊이의 오버 에칭에 의해 리세스(recess)를 형성하여 놓는다.
이어, TaSiN/Ti 막으로 구성되는 배리어 금속을 스퍼터법 또는 CVD(화학기상성장)법에 의해 퇴적하고(합계 막 두께 0.1 내지 0.3 ㎛), 이어 CMP법에 의해 평탄화하는 것에 의해 플러그(4) 상부에 매립된 배리어 금속(5)을 형성한다. 그 결과, 매립 배리어 금속이 첨부된 플러그(4)가 완성된다. 이때, TiO2, Al2O3또는 SiN 등의 하도 배리어막(3)은 남겨놓을 필요가 있다. 배리어 금속 재료로서는 Ir/IrO2또는 Ir/IrO2/TaSiN을 사용할 수 있다.
이어 도 1b에 도시한 바와 같이 막 두께 0.2 내지 1.0 ㎛의 절연막으로서의 SiO2막(6)을 플러그(4)와 하도 배리어막(3)상에 퇴적한다. RIE법에 의해 플러그(4)상의 약 사각형 영역을 SiO2막(6)으로부터 제거한다. 매립 배리어 금속(5)과 매립 배리어 금속(5) 주변의 하도 배리어막(3)이 노출될 때 까지 에칭을 실시한다. 그 결과, SiO2막(6)에 사각형 요부(6a)를 설치한다. 후술하는 하부전극과 SiO2막(6)의 밀착성을 높이기 위해 요부(6a)를 형성하기 전에 SiO2막 (6) 표면에 0.02 내지 0.05 ㎛ 두께의 Ti 막 또는 TiO2막(11)을 형성한다. 그러나 Ti 막 또는 TiO2막(11)은 필수적인 것은 아니다.
이어, 하부전극을 형성하기 위하여, 상기 막(11)상에 제1 도전막으로서 Ir막(7)을 약 0.05 내지 0.5 ㎛ 두께로 퇴적하여 요부(6a)를 Ir 막(7)으로 매립한다. 상기 Ir막(7)은 비교적 증기압이 높은 Ir의 유기 금속 착체를 원료로 사용하여 열분해법에 의해 성막하였다. 요부(6a)가 협소한 경우에는 스퍼터링법에 의해 Ir 막(7)을 형성할 수 있다. Ir막(7) 대신 Pt막을 사용할 수 있다.
이어, 도 1c에 도시한 바와 같이, CMP법에 의해 Ir막(7)과 막(11)을 SiO2막(6)이 노출될 때 까지 연마하여 요부(6a) 내에만 Ir을 매립한 하부전극(8)을 형성한다. 여기서 CMP법은 CeO2, ZrO2또는 Al2O3등의 연마제에 Ir 또는 Pt를 용해시키는 산 또는 알칼리 계의 용액을 혼합시킨 슬러리를 이용하여 화학적으로 기계적으로 연마하는 방법이다.
이어, 통상의 산화막 RIE(반응성 이온 에칭) 장치에 의해 SiO2막(6)(도 1c에 도시함)을 하도 배리어막(3)(Al2O3, TiO2또는 SiN 등)이 노출될 때 까지 에칭백한다. 이렇게하여 상기 플러그(4)상(보다 상세하게는 플러그(4)의 매립 배리어 금속(5)상) 및 하도 배리어막(3)상에 약 직방체형상의 하부전극(8)을 노출시킨다. 이 때의 하도 배리어막(3)은 약 0.03 내지 0.15 ㎛ 두께로 남겨져 있는 것이 바람직하다.
최종적으로, 도 1e에 도시한 바와 같이, MOCVD(유기금속기상성장)법에 의해 하부전극(8)과 하도 배리어막(3)을 피복하도록 SBT와 Ir을 순차 퇴적하고 막 두께 0.05 내지 0.3 ㎛인 유전체막으로서 SBT막과 막 두께 0.05 내지 0.3 ㎛의 Ir로된 제2 도전막으로서의 상부전극(10)을 형성한다. 이어, 건식 에칭법에 의해 SBT막(9)과 상부전극(10)을 일괄 에칭하여 볼록상의 입체형 커패시터를 형성한다. 이것에 의해 하기 하부전극(8)의 상면에 형성되는 커패시터 면적보다도 하부전극(8)의 모든 측면 부분의 총면적은 SiO2막(6)의 막 두께(요컨대 요부(6a)의 깊이)와 요부(6a)의 단면적을 제어하는 것에 의해 제어될 수 있다. 요컨대 요부(6a)의 단면적이 작게되어도 그 부분 SiO2막(6)의 막 두께를 증가시키게되어 일정 측면의 면적은 확보될 수 있다.
이 실시예에서는 도 4에 도시한 하부전극(205)의 형성방법과 상이하고, SiO2막(6)의 요부(6a)를 매립하는 것에 의해 건식에칭을 이용함없이 하부전극(8)을 형성하고 있고 하부전극(8)의 형상과 치수는 SiO2막(6)의 막 두께와 요부(6a)의 형상 및 치수를 제어하는 것에 의해 제어할 수 있기 때문에 미세하지만 높이가 있는 하부전극을 용이하게 수득할 수 있다. 또한 도 5에 도시한 기술과는 상이하게, 유전체막(9)과 상부전극(10)은 하부전극(8)의 내측이 아니라 그것의 외측에 형성된다. 따라서 고집적화에 대응한 극미세 커패시터를 커패시터 면적을 저하시킴없이 용이하게 형성할 수 있다.
상기 제1 실시예에서는 하부전극(8)을 직방체 형상으로 하는 입체형 커패시터를 형성하였지만, 하부전극의 형상은 이것에 한정되지 않고 횡단면이 원형 또는 사각형 이외의 다각형의 기둥 등의 형상을 가질 수 있다. 어떤 경우에서도 하부전극은 유전체막(고유전체 또는 강유전체로 구성되는 막) 및 상부전극으로 피복된다.
또한 상기 제1 실시예에서는 유전체막(9)으로 강유전체 재료인 SBT를 이용하고, 전극(8, 10) 재료로 Ir 막을 사용하였다. 그러나 유전체막으로 강유전체 재료인 PZT 또는 고유전체 재료인 BST 등을 사용하고 전극 재료로 Pt 막 등을 사용할 수 있다.
(제2 실시예)
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 반도체 장치의 제조방법의공정을 도시하는 요부의 단면도이다.
도 2a에 도시한 바와 같이, 트랜지스터(도시되지 않음)가 형성된 실리콘 기판(21)상에 SiO2를 퇴적하고 막 두께 약 1 내지 1.5 ㎛ 정도의 층간절연막(22)을 형성한다. 그후 상기 층간절연막(22)상에 TiO2, Al2O3또는 SiN 등을 퇴적하여 막 두께 약 0.05 내지 0.2 ㎛의 하도 배리어막(23)을 형성한다. 이 하도 배리어막(23)은 기본적으로는 강유전체막과 SiO2막(22)의 반응을 방지하는 역할을 한다.
이어, 상기 층간절연막(22) 및 하도 배리어막(23)에 콘택트 홀(22a)을 형성한 후 기판 전면에 막 두께 약 0.1 내지 0.5 ㎛의 도핑된 폴리실리콘을 퇴적한다. 그후, 도핑된 실리콘을 RIE법에 의해 배리어막(23)상의 도핑된 실리콘을 완전히 제거하고 콘택트 홀(22a)에 매립된 도핑된 실리콘만이 잔류할 때 까지 에칭한다. 그 결과, 콘택트 홀(22a)내에 플러그(24)를 형성한다. 이때, 플러그(24) 상면으로부터 0.2 내지 0.3 ㎛ 깊이로 오버 에칭하는 것에 의해 리세스(recess)를 형성하여 놓는다.
이어, TaSiN/Ti 막(합계 막 두께 0.1 내지 0.3 ㎛)으로 구성되는 배리어 금속을 스퍼터링법 또는 CVD(화학기상성장)법에 의해 웨이퍼상에 퇴적한다. 그후, CMP법에 의해 퇴적 배리어 금속을 평탄화하는 것에 의해 플러그(24) 내부에 매립된 배리어 금속(25)을 형성한다. 이때, TiO2, Al2O3또는 SiN 등의 하도 배리어막(23)은 남겨놓을 필요가 있다. 배리어 금속 재료로서는 Ir/IrO2또는 Ir/IrO2/TaSiN을 사용할 수 있다.
이어 도 2b에 도시한 바와 같이, 상기 매립 배리어 금속(25)과 하도 배리어막(23)상에 절연막으로될 SiO2막(26)을 0.2 내지 1.0 ㎛ 두께로 퇴적한다. 그후, RIE법에 의해 플러그(4)상의 약 원형 영역을 SiO2막(26)으로부터 제거한다. 매립 배리어 금속(25) 및 매립 배리어 금속(25) 주변의 하도 배리어막(23)의 일부가 노출될 때 까지 에칭을 실시한다. 그 결과, SiO2막(26)내에 원형의 단면을 갖는 요부(26a)를 형성한다. 이 SiO2막(26)과 후술하는 하부전극과의 밀착성을 증가시키기 위해 요부(26a)를 형성하기 전에 SiO2막(26)의 상면에 0.02 내지 0.05 ㎛ 두께의 Ti 막 또는 TiO2막(34)을 형성한다. 그러나, Ti 막 또는 TiO2막(34)은 필수적인 것은 아니다.
여기까지는 제2 실시예의 공정은 제1 실시예의 공정과 동일하다.
이어, 하부전극을 형성하기 위하여, 제1 도전막으로될 Ir 막(27)을 약 0.05 내지 0.5 ㎛ 두께로 웨이퍼 표면상에 퇴적하여 요부(26a)를 형성하고 있는 SiO2막(26)과 막(23, 25)의 노출면을 피복한다. Ir막(27)은 비교적 증기압이 높은 Ir의 유기 금속 착체를 원료로 이용하여 열분해법에 의해 성막한다. Ir막 퇴적에는 막 피복 특성이 우수한 MOCVD법 또는 엘렉트로플레이트법을 이용한다. Ir막(27) 대신 Pt막을 사용할 수 있다.
이어, 상기 Ir 막(27)상에 오존-TEOS (테트라에톡시실란)-SiO2를 막 두께 0.2 내지 0.5 ㎛로 퇴적하여 제2 절연막으로서 SiO2막(28)을 형성한다. 이 SiO2막(28)에 의해 요부(26a)를 완전하게 매립한다.
이어, 도 2c에 도시한 바와 같이, 통상의 건식 에칭법에 의해 SiO2막(28)(도 2b에 도시)을 에칭백하여 Ir 막(27)을 노출시킨다. SiO2막(28)의 에칭백에는 통상의 CMP법을 이용할 수 있다.
그후, 도 2d에 도시한 바와 같이, CMP법에 의해 요부(26a) 외부에 존재하는 Ir 막(27)과 막(34)을 연마한다. 그 결과, 요부(26a)내에만 Ir 막을 남겨서 하부전극(31)을 형성한다. 여기서 CMP법은 CeO2, ZrO2또는 Al2O3등의 연마제에 Ir 또는 Pt를 용해시키는 산 또는 알칼리계의 용액을 혼합시킨 슬러리를 사용하여 화학적으로 기계적으로 연마하는 방법이다.
이어, 도 2e에 도시한 바와 같이, 통상의 산화막 RIE 장치에 의해 SiO2막(26)을 하도 배리어막(23)(Al2O3, TiO2또는 SiN 등)이 노출될 때 까지 에칭백한다. 동시에 요부(26a)내의 SiO2막(28)도 에칭백하여 Ir 하부전극(31)을 노출시킨다. 이때의 하도 배리어막(23)은 0.03 내지 0.15 ㎛ 두께로 남겨져 있는 것이 바람직하다.
최종적으로, 도 2f에 도시한 바와 같이, MOCVD법에 의해 하부전극(31)과 하도 배리어막(23)을 피복하도록 SBT와 Ir을 순차 퇴적한다. 이때 SBT 막은 요부(26a)내의 SBT 막의 대향면 사이에 형성되는 갭을 매립하도록 형성된다. 건식에칭법에 의해 SBT 막 및 Ir 막을 일괄 에칭하여 막 두께 0.05 내지 0.3 ㎛인 유전체막으로서 SBT막(32)과 막 두께 0.05 내지 0.3 ㎛의 Ir로된 제2 도전막으로서의 상부전극(33)을 형성한다. 상기 하부전극(31), SBT 막(32) 및 상부전극(33)에서 환상의 입체형 커패시터를 형성한다. 이것에 의해 컵 형상의 하부전극(31)의 외측측벽, 내측측벽 및 내측 저면의 전면을 유효하게 이용하여 큰 커패시터 면적을 얻을 수 있다.
이와같이하여, 상기 실리콘 기판(21)상에 입체형 커패시터를 형성하는 것에 의해 고집적화에 대응한 극미세 커패시터를 용이하게 형성할 수 있다.
상기 제2 실시예에서는 컵 형상의 일례로서 일단이 폐쇄된 원통형상을 갖는 하부전극(31)을 이용한 입체형 커패시터에 관하여 설명하였다. 하부전극의 컵 형상은 원형 단면에 한정되지 않고, 사각형 등의 다각형 단면일 수 있다. 어떤 경우에서도 유전체막(32)과 상부전극(33)은 컵 형상의 하부전극(31)의 외측측벽, 내측측벽 및 내측 저면을 피복하도록 형성된다.
또한 상기 제2 실시예에서는 유전체막으로 강유전체재료인 SBT를 사용하고, 전극재료로 Ir 막을 사용하였다. 다르게는, 유전체막으로 강유전체 재료인 PZT 또는 고유전체재료인 BST 등을 사용하고, 전극재료로 Pt 막 등을 사용할 수도 있다.
이상 본 발명을 설명하였으나, 이들은 다양하게 변형될 수 있음이 분명하다. 이러한 변형은 본 발명의 정신과 범위로부터 벗어나지 않는 것이며, 이러한 모든 변형은 당업자라면 첨부한 특허청구범위에 포함되는 것임을 분명할 것이다.
이상으로부터 분명한 바와 같이, 본 발명에 의하면, 1-트랜지스터/1-커패시터 형의 DRAM 또는 강유전체 메모리 디바이스 등에서 커패시터 형성공정에 있어서 트랜지스터의 상방에 볼록상 및 컵상의 고단차의 하부전극을 형성하고, 그 하부전극을 유전체막(고유전체 또는 강유전체로된 막) 및 상부전극 순으로 피복하는 것에 의해 극미세 입체형 커패시터를 용이하게 형성할 수 있다. 따라서 이렇게 형성된 반도체장치는 고집적화에 대응할 수 있다.

Claims (9)

  1. 반도체 기판상에 층간절연막과 배리어막을 순차 형성하는 공정;
    상기 층간절연막과 배리어막에 콘택트 홀을 형성하고 이 콘택트 홀 내에 플러그를 형성하는 공정;
    상기 플러그 및 상기 배리어막 상에 절연막과 밀착성을 향상시키는 막을 순차 형성한 다음 상기 플러그의 상면이 노출되도록 상기 플러그에 이르는 요부(凹部)를 상기 절연막과 상기 밀착성을 향상시키는 막에 형성하는 공정;
    상기 밀착성을 향상시키는 막 상에 상기 요부를 매립하도록 제1 도전막을 형성한 다음 그 제1 도전막과 밀착성을 향상시키는 막을 화학적 기계적 연마법에 의해 에칭함으로써 상기 요부내에 하부전극을 형성하는 공정;
    상기 절연막을 하부의 상기 배리어막이 노출될 때 까지 에칭함으로써 상기 하부전극을 볼록(凸)상으로 남기는 공정;
    상기 볼록상의 하부전극의 표면 및 상기 배리어막을 피복하는 고유전체 또는 강유전체로 된 유전체막을 형성하고, 그 유전체막을 피복하는 제2 도전막을 형성하는 공정; 및
    상기 유전체막과 상기 제2 도전막을 동시에 패터닝함으로써, 커패시터 절연막 및 상부전극을 형성하는 공정을 포함하는 것을 특징으로하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 배리어막이 TiO2, Al2O3또는 SiN로 제조되는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 밀착성을 향상시키는 막이 Ti 막 또는 TiO2막인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 반도체 기판상에 층간절연막과 배리어막을 순차 형성하는 공정;
    상기 층간절연막과 배리어막에 콘택트 홀을 형성하고 이 콘택트 홀 내에 플러그를 형성하는 공정;
    상기 플러그 및 상기 배리어막 상에 제1 절연막과 밀착성을 향상시키는 막을 순차 형성한 다음 상기 플러그의 상면이 노출되도록 상기 제1 절연막과 상기 밀착성을 향상시키는 막에 요부를 형성하는 공정;
    상기 요부를 매립하지 않고 상기 요부를 형성하고 있는 면을 피복하도록 상기 밀착성을 향상시키는 막 상과 상기 요부내에 제1 도전막을 형성한 후 상기 제1 도전막상에 상기 요부를 매립하도록 제2 절연막을 형성하는 공정;
    상기 제2 절연막을 상기 제1 도전막의 최상부까지 에칭한 다음 상기 제1 도전막, 상기 밀착성을 향상시키는 막 및 상기 요부 내의 제2 절연막을 화학적 기계적 연마에 의해 상기 제1 절연막이 노출될 때 까지 에칭함으로써 상기 요부 내에 컵 형상의 하부전극을 형성하는 공정;
    상기 제1 절연막 및 상기 요부 내의 제2 절연막을 상기 배리어막과 상기 하부전극이 노출될 때 까지 에칭하는 공정;
    상기 컵 형상의 하부전극의 외측측벽, 내측측벽 및 내측 저면을 피복하는 고유전체 또는 강유전체로된 유전체막을 형성한 다음 상기 유전체막을 피복하는 제2 도전막을 형성하는 공정; 및
    상기 유전체막 및 상기 제2 도전막을 동시에 패터닝함으로써 커패시터 절연막 및 상부전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 배리어막이 TiO2, Al2O3또는 SiN로 제조되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제4항에 있어서, 상기 밀착성을 향상시키는 막이 Ti 막 또는 TiO2막인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제4항에 있어서, 상기 제2 도전막은 이 제2 도전막의 일부가 상기 요부 내의 유전체막의 대향면 사이에 형성되는 갭을 매립하도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 삭제
  9. 제4항에 있어서, 상기 상부전극의 일부가 상기 요부내의 유전체막의 대향면사이에 형성되는 갭을 매립하고 있는 것을 특징으로 하는 반도체방법.
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