KR100230402B1 - 반도체소자의 커패시터 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000003990 capacitor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000010410 layer Substances 0.000 claims abstract description 83
- 238000003860 storage Methods 0.000 claims abstract description 60
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 32
- 230000004888 barrier function Effects 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 15
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 8
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- 238000003980 solgel method Methods 0.000 abstract description 8
- 238000007796 conventional method Methods 0.000 description 3
- -1 for example Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910015801 BaSrTiO Inorganic materials 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910019899 RuO Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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Abstract
반도체소자의 커패시터 및 그 제조방법을 개시하고 있다. 이는, 반도체 기판 상에 형성되고, 그 내부에 스토리지 콘택홀을 갖는 층간절연막과, 상기 스토리지 콘택홀 내에 형성되고, 상기 반도체 기판과 접속되는 도전성 플러그와, 상기 층간절연막 상에 소정 패턴으로 형성되고, 상기 도전성 플러그를 통해 상기 반도체 기판과 접속되는 스토리지 전극과, 상기 층간절연막 상에 상기 스토리지 전극과 이웃하여 형성되고, 상기 스토리지 전극 표면과 층간절연막 표면과의 단차 만큼의 두께를 갖는 물질층 패턴과, 상기 스토리지 전극과 물질층 패턴 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 플레이트 전극을 구비하는 것을 특징으로 하는 반도체 소자의 커패시터를 제공한다. 따라서, 장벽금속층의 측면이 노출되어 산화되는 것을 방지할 수 있으며, 졸-겔 방법과 같은 방법으로 형성되는 유전체막의 두께를 균일하게 유지할 수 있다.
Description
본 발명은 반도체 메모리소자 및 그 제조방법에 관한 것으로, 특히 균일한 두께를 갖는 유전체막 형성이 가능한 커패시터 및 그 제조방법에 관한 것이다.
반도체 메모리장치가 고집적화되어 감에 따라 셀 면적도 감소하고 있다. 이러한 셀 면적의 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 독출능력을 저하시키고 소프트 에러(soft error)율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 소자동작시 전력소모를 과다하게 한다. 따라서, 메모리 셀의 동작특성을 저하시키지 않을 정도의 충분한 셀 커패시턴스의 확보가 요구된다.
제한된 셀 면적에서 메모리 셀의 커패시턴스를 증가시키기 위한 방법의 하나로, 유전율이 큰 페로브스카이트(Perovskite) 구조의 산화물로 이루어진 유전체(이하, 강유전체), 예를 들어 피.지.티(PbZrTiO3, 이하 PZT) 또는 비.에스.티(BaSrTiO3, 이하 BST) 계열의 강유전체를 사용하여 유전체막을 형성하는 방법이 제안되어 있다. 이와 같은 강유전체막은 통상, 졸-겔(Sol-Gel) 공정을 사용하여 형성되는데, 이 졸-겔 공정은 형성하고자하는 막 성분, 예를 들어 PZT 성분을 함유하는 용액을 스핀-코팅(Spin-Coating)한 다음 열공정을 통해 이 스핀 코팅된 층을 고체화시켜 막을 형성하는 방법이다. 이 방법을 사용하여 커패시터의 유전체막을 형성하는 경우 스토리지 전극과 기판표면 간의 단차가 문제가 된다.
도 1 내지 도 3은 종래의 스토리지 전극 형성 방법을 설명하기 위해 도시한 단면도들이다.
도 1은 콘택홀(h)을 형성하는 단계를 도시한 단면도로서, 이는 반도체 기판(1) 상에 소자분리를 위한 필드산화막(3)을 형성하는 공정, 그 결과물 상에 게이트, 소오스 및 드레인으로 구성된 트랜지스터(도시되지 않음)를 형성하는 공정, 층간절연막(5)을 형성하는 공정, 상기 층간절연막(5)을 패터닝하여 활성영역의 소정영역을 노출시키는 콘택홀(h)을 형성하는 공정으로 이루어진다.
도 2는 도전성 플러그(7)를 형성하는 단계를 도시한 단면도로서, 이는 콘택홀(h)이 형성된 결과물 전면에 불순물이 도우프된 폴리실리콘을 증착한 다음 에치백하여 상기 콘택홀을 매립하는 도전성 플러그(7)를 형성하는 공정으로 이루어진다.
도 3은 스토리지 전극(11)을 형성하는 단계를 도시한 단면도로서, 이는 도전성 플러그(7)가 형성된 결과물 상에 장벽금속층 형성을 위한 타이타늄질화물과 스토리지 전극 형성을 위한 백금을 증착하는 공정, 상기 층들을 패터닝하여 상기 도전성 플러그(7)를 덮으면서 차례로 적층된 장벽금속층(9) 및 스토리지 전극(11)을 형성하는 공정으로 이루어진다.
이때, 도시된 바와 같이 상기 층간절연막(5)의 표면과 상기 스토리지 전극(11) 표면 사이에는 스토리지 전극(11) 높이와 장벽금속층(9) 높이를 합한 만큼의 단차(s)가 형성된다.
단차(s)가 형성된 상기 결과물 상에, 강유전체막을 언급된 졸-겔 방식으로 형성하게 되면, 유전체막이 웨이퍼 전면에 걸쳐 균일하지 않게 형성되는 문제가 있다. 이는, 졸-겔 방식이 스핀 코팅을 이용하기 때문이며, 도포되는 막은 표면에 형성된 단차에 의해 일정한 두께로 형성되지 않는다. 이와 같이 유전체막이 균일한 두께로 형성되지 않게 되면, 커패시터의 유전특성이 나빠지고 신뢰성이 저하되는 등의 문제가 발생된다.
본 발명이 이루고자 하는 기술적 과제는, 균일한 두께를 갖는 유전체막 형성이 가능한 반도체소자의 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 커패시터를 제조하는데 적합한 제조방법을 제공하는 것이다.
도 1 내지 도 3은 종래의 스토리지 전극 형성 방법을 설명하기 위해 도시한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 커패시터의 스토리지 전극을 도시한 단면도이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 커패시터의 스토리지 전극 제조방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명은, 반도체 기판 상에 형성되고, 그 내부에 스토리지 콘택홀을 갖는 층간절연막과, 상기 스토리지 콘택홀 내에 형성되고, 상기 반도체 기판과 접속되는 도전성 플러그와, 상기 층간절연막 상에 소정 패턴으로 형성되고, 상기 도전성 플러그를 통해 상기 반도체 기판과 접속되는 스토리지 전극과, 상기 층간절연막 상에 상기 스토리지 전극과 이웃하여 형성되고, 상기 스토리지 전극 표면과 층간절연막 표면과의 단차 만큼의 두께를 갖는 물질층 패턴과, 상기 스토리지 전극과 물질층 패턴 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 플레이트 전극을 구비하는 것을 특징으로 하는 반도체 소자의 커패시터를 제공한다.
여기에서, 상기 유전체막은 강유전체로 형성되고, 상기 스토리지 전극은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 산화이리듐(IrO2) 및 산화루테늄(RuO2) 중 어느 하나로 형성되며, 이때, 상기 스토리지 콘택홀 내의 상기 도전성 플러그와 상기 스토리지 전극 사이에 장벽금속층이 더 형성된 것이 바람직하다.
상기 물질층 패턴은 상기 스토리지 전극과는 식각선택비가 큰 물질, 예컨대 산화티타늄(TiO2)으로 형성된 것이 바람직하다.
상기 다른 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 층간절연막을 형성하는 제1 단계와, 상기 층간절연막을 패터닝하여 상기 반도체 기판의 활성영역을 노출시키는 스토리지 콘택홀을 형성하는 제2 단계와, 상기 스토리지 콘택홀 내부에 도전성 플러그를 형성하는 제3 단계와, 도전성 플러그가 형성된 상기 결과물 전면에 물질층을 형성한 다음 패터닝하여 스토리지 전극이 형성될 부분이 식각된 물질층 패턴을 형성하는 제4 단계와, 물질층 패턴이 형성된 상기 결과물 전면에 도전물을 증착하여 상기 물질층 패턴 상에 소정 두께를 갖는 금속층을 형성하는 제5 단계와, 상기 물질층 패턴이 노출될때까지 상기 금속층을 평탄화하는 제6 단계와, 평탄화된 상기 결과물 전면에 유전체막을 형성하는 제7 단계와, 상기 유전체막 상에 플레이트 전극을 형성하는 제8 단계를 구비하는 것을 특징으로 하는 반도체소자 커패시터 제조방법을 제공한다.
이때, 상기 유전체막은 졸-겔(Sol-Gel)방법을 이용한 강유전체로 형성하고, 상기 제3 단계 후, 도전성 플러그가 형성된 결과물 상에 금속을 증착한 다음 전면 에치백하여 상기 스토리지 콘택홀 내에 장벽금속층을 형성하는 단계를 더 구비하는 것이 바람직하다. 또한, 제8단계에 있어서 상기 금속층의 평탄화공정은, 상기 물질층 패턴을 식각종말점으로 하는 화학-기계적 연마(Chemical Mechanical Polishing)공정을 이용하는 것이 바람직하다.
따라서, 장벽금속층의 측면이 노출되어 산화되는 것을 방지할 수 있으며, 졸-겔 방법과 같은 방법으로 형성되는 유전체막의 두께를 균일하게 유지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 커패시터의 스토리지 전극을 도시한 단면도로서, 반도체 기판(51) 상에 소자분리를 위한 필드산화막(53)이 형성되어 있으며, 그 위에 스토리지 콘택홀을 구비하는 층간절연막(55)이 형성되어 있다. 상기 스토리지 콘택홀 내부에는 도전성 플러그(57)와 장벽금속층(59)이 형성되어 있으며, 그 상부에는 상기 장벽금속층(57) 및 도전성 플러그(57)를 통해 상기 기판(51)과 접속되는 스토리지 전극(65)이 소정 패턴으로 형성되어 있다. 또한, 스토리지전극이 형성된 부분을 제외한 층간절연막 상에, 상기 스토리지 전극(65)에 의해 나타나는 층간절연막 표면과의 단차 만큼의 두께를 갖는 물질층 패턴(63)이 형성되어 있다.
여기에서, 상기 물질층 패턴(63)은 상기 스토리지 전극(65)과의 식각선택비가 큰 물질로 형성된 것이 바람직하며, 상기 스토리지 전극(65)은 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 및 백금(Pt) 중 어느 하나로 형성된 것이 바람직하고, 상기 물질층 패턴(63)은 산화티타늄(TiO2)으로 형성된 것이 바람직하다.
상기 본 발명에 따른 하부전극은, 장벽금속층(59)이 스토리지 콘택홀 내부에 형성되어 있기 때문에 장벽금속층의 측면이 노출되지 않기 때문에, 장벽금속층(59)이 산화되는 것이 방지된다. 또한, 스토리지 전극(65)에 의해 나타나는 층간절연막(55) 표면과의 단차 만큼의 두께를 갖는 물질층 패턴(65)이 형성되어 있기 때문에 유전체막이 형성되기 전의 표면이 평탄화된다. 따라서, 졸-겔과 같은 방법으로 형성되는 유전체막의 두께를 균일하게 유지할 수 있다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 커패시터의 스토리지 전극 제조방법을 설명하기 위해 도시한 단면도들이다.
도 5는 스토리지 콘택홀(H)을 형성하는 단계를 도시한 것으로서, 이는 반도체 기판(51) 상에 통상의 방법을 이용하여 소자분리를 위한 필드산화막(53)을 형성하는 공정, 필드산화막이 형성된 결과물 상에 게이트, 소오스 및 드레인을 구비하는 트랜지스터(도시되지 않음)를 형성하는 공정, 상기 결과물 상에 층간절연막(55)을 형성하는 공정, 상기 층간절연막(55)을 패터닝하여 활성영역의 소정영역을 노출시키는 스토리지 콘택홀(H)을 형성하는 공정으로 이루어진다.
이때, 상기 스토리지 콘택홀에 의해 트랜지스터의 소오스 일부가 노출되고, 상기 층간절연막(55)은 유동성 있는 산화물, 예컨대 BPSG가 사용될 수 있다.
도 6은 도전성 플러그(57)를 형성하는 단계를 도시한 것으로서, 이는 스토리지 콘택홀(H)이 형성된 결과물 전면에 불순물이 도우프된 폴리실리콘을 증착한 다음 에치백하여 상기 콘택홀(H)을 매립하는 도전성 플러그(57)를 형성하는 공정으로 이루어진다.
이때, 상기 에치백 공정은, 도전성 플러그(57) 표면이 상기 층간절연막(55)의 표면보다 낮게되도록 수행하는데, 두 표면 간의 단차는 이후 형성될 장벽금속층의 두께보다는 크거나 같은 것이 바람직하다.
도 7은 장벽금속층(59) 및 버퍼층(61)을 형성하는 단계를 도시한 것으로서, 이는 도전성 플러그(57)가 형성된 결과물 상에, 예컨대 티타늄질화물을 증착하여 장벽금속층(59)을 형성하는 공정, 상기 장벽금속층(59) 상에 절연물 예컨대 실리콘 온 글래스(이하 SOG)를 증착하여 버퍼층(61)을 형성하는 공정으로 이루어진다.
여기에서 상기 버퍼층(61)은, 표면 평탄화를 위해 유동성 있는 산화물로 형성하는 것이 바람직하며, 상기 장벽금속층(59)은 상기 도전성 플러그(57)의 실리콘원자와 이후 형성될 스토리지 전극 구성 원자가 반응하는 것을 방지하기 위해 형성하는 것으로서, TiN, CoSi, Co, TiSiN, TaSiN, TaSi, TiSi, Ta, TaN, Ir, Ru, RuO2, IrO2중 어느하나로 형성될 수 있다.
도 8은 스토리지 전극이 형성될 부분을 노출시키는 물질층 패턴(63)을 형성하는 단계를 도시한 것으로서, 이는 버퍼층이 형성된 상기 결과물을 에치백하여 상기 스토리지 콘택홀 내부에만 상기 장벽금속층(59)을 남기는 공정, 상기 결과물 전면에 절연물, 예컨대 산화티타늄(TiO2)을 증착하여 산화티타늄층을 형성하는 공정, 상기 산화티타늄층을 통상의 사진 식각공정으로 패터닝하여 스토리지 전극이 형성될 부분을 노출시키는 물질층 패턴(63)을 형성하는 공정으로 이루어진다.
여기에서, 상기 장벽금속층(59)을 스토리지 콘택홀 내부에만 형성하는 것은 장벽금속층의 측면이 노출되어 이후의 산소가 주입되는 공정에서 장벽금속층의 측면이 산화되는 것을 방지하기 위해서이며, 상기 물질층 패턴(63)은 산화티타늄 이외에 스토리지 전극 물질과 식각선택비가 큰 물질로 형성될 수 있다.
도 9는 평탄화된 스토리지 전극(65)을 형성하는 단계를 도시한 것으로서, 이는 물질층 패턴(63)이 형성된 상기 결과물 전면에 도전물, 예컨대 백금을 증착하여 금속층을 형성하는 공정, 상기 금속층에 대해 상기 물질층 패턴(63)을 식각종말점으로하는 평탄화공정, 예컨대 화학-기계적 폴리싱 공정을 수행하여 상기 물질층 패턴(63)에 의해 노출된 부분을 채우는 스토리지 전극(65)을 형성하는 공정으로 이루어진다.
이후, 도시되지는 않았지만 스토리지 전극(65)이 형성된 결과물 상에 유전체, 예컨대 강유전체를 졸-겔 방법으로 증착하여 유전체막을 형성하고 그 위에 플레이트 전극을 형성하여 커패시터를 완성한다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 이에 한정되지 않고 본 발명의 기술적 사상내에서 많은 변형이 가능하다.
상술한 바와 같이 본 발명에 따르면, 장벽금속층과 도전성 플러그를 스토리지 콘택홀 내부에 형성하고, 스토리지 전극에 의해 나타나는 층간절연막 표면과의 단차 만큼의 두께를 갖는 물질층 패턴을 형성하여 표면을 평탄화시킨다. 따라서, 장벽금속층의 측면이 노출되어 산화되는 것을 방지할 수 있으며, 졸-겔 방법과 같은 방법으로 형성되는 유전체막의 두께를 균일하게 유지할 수 있다.
Claims (5)
- (a) 반도체 기판 상에 층간절연막을 형성하는 단계;(b) 상기 층간절연막을 패터닝하여 상기 반도체 기판의 활성영역을 노출시키는 스토리지 콘택홀을 형성하는 단계;(c) 상기 스토리지 콘택홀 내부에 도전성 플러그를 형성하는 단계;(d) 도전성 플러그가 형성된 상기 결과물 전면에 물질층을 형성한 다음 패터닝하여 스토리지 전극이 형성될 부분이 식각된 물질층 패턴을 형성하는 단계;(e) 물질층 패턴이 형성된 상기 결과물 전면에, 백금(Pt), 루테늄(Ru), 이리듐(Ir), 산화이리듐(IrO2) 및 산화루테늄(RuO2)으로 이루어진 그룹에서 선택된 어느 하나의 도전물을 증착하여 상기 물질층 패턴 상에 소정 두께를 갖는 금속층을 형성하는 단계;(f) 상기 물질층 패턴이 노출될때까지 상기 금속층을 평탄화하는 단계;(g) 평탄화된 상기 결과물 전면에 강유전체막을 형성하는 단계; 및(h) 상기 강유전체막 상에 플레이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체소자 커패시터 제조방법.
- 제1항에 있어서,상기 강유전체막은 졸-겔(Sol-Gel)방법으로 형성하는 것을 특징으로 하는 반도체소자 커패시터 제조방법.
- 제1항에 있어서, 상기 (c) 단계 후,도전성 플러그가 형성된 결과물 상에 금속을 증착한 다음 전면 에치백하여 상기 스토리지 콘택홀 내에 장벽금속층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자 커패시터 제조방법.
- 제1항에 있어서,상기 (f) 단계에 있어서 상기 금속층의 평탄화공정은, 상기 물질층 패턴을 식각종말점으로 하는 화학-기계적 연마(Chemical Mechanical Polishing)공정을 이용하는 것을 특징으로 하는 반도체소자 커패시터 제조방법.
- 제1항에 있어서,상기 물질층 패턴은 산화티타늄으로 형성하는 것을 특징으로 하는 반도체소자 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080102A KR100230402B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체소자의 커패시터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080102A KR100230402B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체소자의 커패시터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980060736A KR19980060736A (ko) | 1998-10-07 |
| KR100230402B1 true KR100230402B1 (ko) | 1999-11-15 |
Family
ID=19493438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960080102A KR100230402B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체소자의 커패시터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100230402B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100614577B1 (ko) * | 1999-06-11 | 2006-08-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
| KR100343287B1 (ko) * | 1999-09-21 | 2002-07-15 | 윤종용 | 고집적 강유전체 메모리 소자의 형성 방법 |
| KR100597598B1 (ko) * | 1999-12-24 | 2006-07-07 | 주식회사 하이닉스반도체 | 반도체 소자의 고유전체 캐패시터 형성방법 |
| KR100612561B1 (ko) * | 2000-06-19 | 2006-08-11 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
-
1996
- 1996-12-31 KR KR1019960080102A patent/KR100230402B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980060736A (ko) | 1998-10-07 |
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