KR100727494B1 - 캐패시터 오버 플러그 구조 - Google Patents
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Abstract
본 발명은 캐패시터 오버 플러그(COP) 구조를 개시한다. 본 발명의 COP는 종래의 COP에서 발생되어 캐패시터의 특성에 역효과를 미치던 단의 형성을 방지한다. 일구현예로서, 상기 단은 상부분 및 하부분을 갖는 플러그를 제공하여 방지될 수 있다. 캐패시터의 바닥쪽 전극과 연결되는 상부분은 바닥쪽 전극과 실질적으로 동일한 표면적을 갖는다. 장벽층이 플러그 및 바닥쪽 전극 사이에 제공되어 플러그 재료의 산화를 방지할 수 있다.
캐패시터 오버 플러그, 단, 장벽층, 전극, 메모리 셀, 유전층
Description
본 발명은 캐패시터 오버 플러그 구조에 사용되는 플러그의 형성 구조에 관한 것이다.
메모리 ICs는 비트라인 및 워드라인에 의하여 서로 연결된 다수의 메모리 셀을 포함하여 구성된다. 이 메모리 셀은 정보를 갖는 비트(bit)의 저장을 위하여 캐패시터와 연결되는 트랜지스터를 포함한다. 상기 트랜지스터의 게이트 터미널은 워드라인과 연결되고, 트랜지스터의 제1게이트 터미널은 비트라인과 연결되며, 트랜지스터의 제2터미널은 상기 캐패시터의 플레이트와 연결된다. 상기 캐패시터의 다른 플레이트는 예를들어, VDD/2 또는 그라운드(ground)와 같은 기준전압과 연결된다. 강유전 메모리 셀을 위하여, 상기 캐패시터의 다른 플레이트는 플레이트라인과 연결된다.
고집적 메모리 ICs를 실현하기 위하여, 상기 메모리 셀들은 도 1에 도시된 바와 같은 캐패시터 오버 플러그 구조(COP:Capacitor Over Plug)를 채택하고 있다. 이러한 구조는 제1 및 제2전극(161,162) 및 그 사이에 위치된 유전층(165)을 갖는 캐패시터(160)를 포함한다. 이 캐패시터는 전도성 플러그(170)와 연결된다. 이 플러그는 예를들어, 트랜지스터의 확산영역과 연결된다. 이러한 구조에 따르면, 차단층(188)이 플러그에 산소가 확산되는 것을 방지하는데 사용될 수 있다. 이러한 차단층은 강유전체 또는 높은 k의 유전체가 적용되는 곳에 유용하다. 폴리실리콘(poly-Si)이 플러그를 형성하는데 사용된 경우, 금속 실리사이드층(181)이 플러그와 캐패시터 사이에 배열된다.
도 2-4는 COP 구조를 형성하는 종래의 공정을 나타낸다. 도시된 바와 같이, 인터레벨(interlevel) 유전층(230)이 기판(205)상에 형성되어 있다. 이 기판은 트랜지스터와 같은 다양한 회로요소들을 포함한다. poly-Si 플러그(270)는 트랜지스터의 확산영역과 접촉하며 ILD층에 형성된다. 상기 플러그는: a) ILD에 접촉 비아(via)를 형성하는 단계; 개방된 접촉 비아에 충진하여 기판상에 poly-Si를 증착시키는 단계; 상기 ILD의 표면에 초과된 poly-Si를 제거하기 위하여 화학적 기계적 연마(CMP)에 의하여 기판을 평탄화시키는 단계를 포함하여 이루어지는 종래의 공정에 의하여 형성된다.
상기 CMP의 화학물질은 poly-Si 플러그의 단위 경계를 이루는 화학적 옥사이드층(272)을 형성하게 된다. 상기 CMP 공정은 양호한 접촉 특성을 제공할 수 있도록 산화층의 완전한 제거가 이루어지는 충분한 시간 동안 진행될 필요가 있다.
도 3에서 도시된 바와 같이, 오버폴리싱(overpolishing) 공정이 ILD의 표면과 플러그 사이에 단(276)이 형성되도록 poly-Si 물질로부터 옥사이드가 제거되도 록 진행된다. 이러한 공정은 상기 ILD 물질(예를들어, 실리콘 옥사이드)의 에칭율이 poly-Si의 에칭율보다 빠르게 되는 사실에 기인한다.
이렇게 상기 플러그가 형성된 후, 금속 실리사이드층(380)이 플러그의 상면에 선택적으로 형성된다. 더욱이, 상기 플러그는 플러그상의 단의 높이를 증가시키게 된다. 이후, 상기 캐패시터의 여러층이 도 4에 도시된 바와 같이 기판상에 증착된다. 이 여러층은 예를들어 장벽(488), 제1전극(461), 유전층(465), 및 제2전극(462)을 포함한다. 이때, 상기 단의 표면 분포는 캐패시터의 여러층을 통하여 확장되어진다.
그러나, 상기 플러그 형성에 따른 표면 분포 구조는 상기 캐패시터의 성능에 역효과를 줄 수 있다. 예를들어, 상기 단이 장벽층의 차단특성을 떨어뜨릴 수 있고, 다른 층의 전도성 또는 유전 특성을 변화시킬 수 있는 단점이 있다.
이러한 논지로부터, 각 형성층의 특성에 역효과를 주지 않는 개선된 플러그의 제공이 요구되고 있다.
미국특허 5,382,817에는 반도체 장치내에 캐패시터를 구성하기 위한 방법이 개시되어 있다. 접촉홀을 갖는 인터-층(inter-layer)의 절연 필름이 제공되어 있다. 캐패시터의 제1전극을 형성하기 위하여 금속이 함유된 층이 상기 절연층의 표면을 따라 그리고 상기 접촉홀에 증착된다. 특히 상기 금속이 함유된 층의 단 두께가 에칭에 의하여 약 10-50nm로 감소된다.
미국특허 6,174,768에는 다수의 쌍으로 된 전도성 필름 및 스페이서층에 의하여 제1전극이 형성된 캐패시터가 개시되어 있다. 홀이 라미네이션(laminations)과 하부에 놓인 인터층(interlayer)를 통하여 수직으로 연장되어 있다. 캐패시터의 제2전극을 형성하기 위하여 전도성 필름이 상기 라미네이션의 상부층에 걸쳐 그리고 홀에 증착된다. 따라서, 캐패시터는 매우 복잡한 구조를 띠게 된다.
미국특허출원 2000/0000585에는 오버 플러그가 형성되는 전극을 갖는 캐패시터 포함형 반도체 장치가 개시되어 있다. 전극의 형성은 하기와 같은 동일한 문제점을 낳게 된다.
미국특허 5,382,817에는 반도체 장치내에 캐패시터를 구성하기 위한 방법이 개시되어 있다. 접촉홀을 갖는 인터-층(inter-layer)의 절연 필름이 제공되어 있다. 캐패시터의 제1전극을 형성하기 위하여 금속이 함유된 층이 상기 절연층의 표면을 따라 그리고 상기 접촉홀에 증착된다. 특히 상기 금속이 함유된 층의 단 두께가 에칭에 의하여 약 10-50nm로 감소된다.
미국특허 6,174,768에는 다수의 쌍으로 된 전도성 필름 및 스페이서층에 의하여 제1전극이 형성된 캐패시터가 개시되어 있다. 홀이 라미네이션(laminations)과 하부에 놓인 인터층(interlayer)를 통하여 수직으로 연장되어 있다. 캐패시터의 제2전극을 형성하기 위하여 전도성 필름이 상기 라미네이션의 상부층에 걸쳐 그리고 홀에 증착된다. 따라서, 캐패시터는 매우 복잡한 구조를 띠게 된다.
미국특허출원 2000/0000585에는 오버 플러그가 형성되는 전극을 갖는 캐패시터 포함형 반도체 장치가 개시되어 있다. 전극의 형성은 하기와 같은 동일한 문제점을 낳게 된다.
본 발명은 집적회로에 관한 것이다. 보다 상세하게는, 본 발명은 캐패시터 오버 플러그 구조에 관한 것이다. 일구현예로서, 캐패시터 오버 플러그 구조는 제1 및 제2 전극 및 그 사이에 유전층을 갖는 캐패시터를 포함한다. 전도성의 플러그 재료로 이루어진 플러그는 상기 캐패시터의 제1전극과 연결된다. 일구현예로서, 상기 플러그는 상부 및 하부분으로 이루어진다. 상기 상부분은 실질적으로 제1전극의 표면적과 동일한 표면적을 갖는다.
일구현예로서, 상기 캐패시터는 전극 사이의 강유전체층을 갖는 강유전 캐패시터로 이루어진다. 일례로, 상기 강유전층은 PZT로 구성된다. 장벽층은 제1캐패시터 전극과 플러그 물질의 사이에 위치될 수 있다. 이에, 상기 장벽층은 플러그 물질의 산화를 방지하게 된다. 상부분 및 하부분을 갖는 플러그를 제공하는 바, 이 상부분은 제1전극의 표면적과 동일하게 형성되어, 종래의 캐패시터 오버 플러그 구조에서 플러그와 ILD층 사이의 단이 형성되는 것을 방지할 수 있는 장점을 제공한다. 이와 같이 캐패시터의 특성에 역효과를 미치는 단이 제거 또는 감소되어진다.
도 1은 종래의 COP 구조를 나타내고;
도 2-4는 COP 구조의 종래 형성 과정을 나타내며;
도 5-8은 본 발명의 일구현예에 따른 COP 구조를 형성하는 공정을 나타내며;
도 9는 본 발명의 다른 구현예를 나타낸다.
도 5-8은 COP를 형성하기 위한 본 발명의 일구현예를 도시하고 있다. 도 5를 참조하면, ILD층(530)에 접촉용 개구(578)를 구비한 반도체 기판(505)이 제공된다. 예를들어, 상기 ILD는 실리콘 옥사이드로 구성된다. 또한, 실리콘 나이트라이드 (silicon nitride), 도핑(doped) 또는 비도핑된 실리케이트 글래스(silicate glass), 스핀-온 글래스(spin-on glass)와 같은 다른 형태의 유전 물질이 사용될 수 있다. 화학적 증기 증착법(CVD)과 같은 다양한 기술이 ILD층을 형성하는데 사용될 수 있다.
일구현예로서, 접촉용 개구는 종래의 마스크 및 에칭 기술을 이용하여 형성된다. 예를들어, 상기 접촉용 개수는 ILD층에 포토레지스트층을 증착 형성하고, 접촉용 개구가 위치하는 곳에 창을 형성하도록 패턴화시키는 단계를 통하여 형성되어진다. 이어서, 반응성 에칭(Reactive etch(RIE))과 같은 이방성 에칭으로 레지스트창에 의하여 노출된 ILD층의 일부분을 제거하는 단계를 수행함으로써, 전도성 영역이 노출되어진다. 이때, 상기 전도성 영역은 트랜지스터의 확산 영역이 된다. 상기 트랜지스터 및 캐패시터는 메모리 셀을 형성한다. 다수의 메모리 셀들이 집적회로의 메모리 어레이를 형성하도록 비트라인 및 워드라인에 의하여 상호 연결된다. 일구현예로서, 상기 메모리 셀들은 직렬 아키텍처를 형성하도록 다수의 그룹으로 분리된다. 직렬 아키텍처는 예를들어, 본 발명에 참조로서 인용된 것으로서 1998년 3월에 발간된 고체상 회로(Solid Circuit) IEEE Jrnl의 vol.33, pp.787-792에 타카시마(Takashima) 등에 의한 "고집적 체인의 유전 랜덤 액세스 메모리(High Dencity Chain Ferroelectric Random Access Memory(chain FRAM)" 에 개시되어 있다. 또한 오픈 비트라인 또는 폴드(folded) 비트라인과 같은 다른 형태의 아키텍처들도 유용하다.
다음으로, 전도성층(572)이 기판상에 증착되어 상기 접촉용 개구에 채워지게 된다. 일구현예로서, 상기 전도성층은 poly-Si으로 구성된다. 다른 형태의 전도성 재료의 사용도 가능하다. 상기 poly-Si층은 예를들어 CVD에 의하여 증착될 수 있다. 화학적 용해 증착법(chemical solution deposition(CSD)), 전해-도금(electro-plating), 하이드로-써멀 합성법(hydro-thermal synthesis) 또는 물리적 증착법(physical vapor deposition(PVD))과 같은 다른 증착기술도 사용 가능하다.
도 6을 참조하면, 상기 poly-Si층이 기판의 표면을 연마함에 따라 일부분 제거된다. 일구현예로서, 연마는 CMP에 의하여 진행된다. 이 연마단계는 poly-Si층의 표면을 평평한 표면으로 제공하게 된다. 본 발명의 일구현예에 따르면, 상기 CMP는 ILD의 표면으로부터 poly-Si의 제거없이 poly-Si를 평탄화시키게 된다. 상기 CMP는 poly-Si층의 표면상에 산화층이 형성되게 한다. 이에 접촉 저항을 감소시키기 위하여, 상기 화학적 산화층이 제거되어진다. 일구현예로서, 습식 에칭(wet etch)이 상기 poly-Si층의 표면으로부터 화학적 산화층을 제거하는데 이용되어진다. 상기 습식 에칭은 예를들어, 희석화된 불소(HF) 화학법을 이용한다. 상기 CMP 단계후 ILD의 표면에 남아있는 poly-Si층은 그 아래의 ILD층 노출없이 화학적 산화층의 제거를 가능하게 하는 충분한 두께를 갖는다. 예를들어, 상기 poly-Si층은 몇 나노에서 몇백 나노의 두께일 수 있다. 그 외의 범위 두께를 갖는 poly-Si층의 제공도 사용될 수 있다.
도 7을 참조하면, 금속층(781)이 2차원의 평평한 poly-Si층에 증착된다. 상기 금속층은 금속 실리사이드층이 형성되는 베이스층의 역할을 수행하게 된다. 일구현예로서, 상기 금속층은 티타늄(titanium) 또는 코발트(cobalt)로 구성된다. 또 한, 다른 금속층이 금속 실리사이드를 형성하기 위한 베이스층을 형성하는데 사용될 수 있다. CVD, CSD, 전해-도금, 하이드로-써멀 합성법 또는 물리적 증착법(PVD)과 같은 여러가지 증착기술이 상기 금속층을 형성하는데 사용될 수 있다.
상기 금속층이 증착된 후, 열적 실리사이데이션(thermal silicidation) 공정이 금속 실리사이드층을 형성하기 위하여 수행된다. 상기 실리사이데이션 공정은 두 개의 어니일링(annealing) 공정을 포함하여 진행된다. 첫번째 단계로서, 상기 기판이 질소 분위기(nitrogen ambient)에서 어닐링된다. 일구현예로서, 상기 어닐링은 620-680℃에서 약 30초 동안 급속으로 열적 어닐링(RTA:rapid thermal anneal)하는 단계로 진행된다. 두번째 단계로서, 상기 기판이 700-780℃에서 약 30초 동안 급속으로 열적 어닐링 처리된다. 바람직한 구현예로서, 습식 화학적 에칭 단계가 상기 첫번째 어닐링 단계후에 금속층으로부터 비반응된 금속을 제거하기 위하여 진행된다. 이 단계는 두번째 RTA 단계후 실리사이드 상(silicide phase) 결과물만이 남게 되도록 한다. 이에, 상기 실리사이드층이 상술한 바와 같이 플러그로부터 캐패시터 층으로 실리콘(Si)이 확산되는 것을 감소 또는 최소화시키게 된다.
상기 실리사이드층이 형성된 후, 캐패시터의 여러층이 기판상에 증착되어진다. 일구현예로서, 상기 캐패시터층은 강유전 캐패시터를 형성하는 층으로 구성된다. 다른 구현예로서, 상기 캐패시터층은 다이나믹 랜덤 액세스 메모리 캐패시터를 형성하는데 사용된다. 다른 형태의 캐패시터로도 형성될 수 있다.
강유전 캐패시터를 형성하기 위하여, 전도성의 장벽(788), 제1전극(761), 강 유전층(765) 및 제2전극(762)이 순차적으로 기판상에 증착된다. 일구현예로서, 상기 전극의 재료는 플래티넘(platinum)과 같은 고급 재료로 구성되고, 상기 강유전 재료는 리드 지르코늄 티타네이트(PLZ:lead zirconium titanate)으로 구성되며, 상기 장벽층은 이리듐(iridium)과 같은 산소 저항성을 갖는 전도성 장벽물질로 구성된다. 다른 전도성, 강유전, 또는 장벽물질의 사용도 가능한다. 예를들어, 스트론튬 비스무스 탄털럼(SBT:strontium bismuth tantalum)이 강유전층을 형성하는데 사용될 수 있다. 필요에 따라, 기판과 장벽층 사이에 접착력을 촉진시키고자 접착층이 상기 장벽층의 아래쪽에 제공될 수 있다. 상기 접착층은 예를들어, 티타늄(titanium)으로 구성된다. 접촉력 촉진 물질의 다른 형태로서, 티타늄 나이트라이드(TiN), 탄털럼(Ta), 탄털럼 나이트라이드(TaN), 탄털럼 실리콘 나이트라이드(TaSiN) 및 티타늄 알루미늄 나이트라이드(TiAlN)이 사용될 수 있다. 여러층들이 PVD, CVD 및 스핀-온(spin-on)과 같은 종래의 증착 기술로 증착될 수 있다.
도 8을 참조하면, ILD상의 여러층들이 캐패시터(860)를 형성하도록 패턴화되어 있다. 종래의 마스크 및 에칭 기술이 상기 여러층을 패턴화하는데 사용될 수 있다. 예를들어, 포토레지스트 층이 캐패시터층의 상면에 증착되어 패턴화된 다음, 캐패시터의 영역과 일치하는 영역에는 캐패시터층을 보호하기 위한 레지스트 블럭만이 남게 된다. RIE와 같은 이방성 에칭이 레지스트 블럭에 의하여 비보호되고 있는 캐패시터 층의 일부를 제거하는데 사용되며, 그에따라 캐패시터가 형성된다. 일구현예로서, 상기 RIE으로 각 층을 에칭하여 ILD층의 일부만이 제거되게 함으로써, 캐패시터를 넘어서는 poly-Si가 완전히 제거되어진다.
일구현예로서, 인캡슐레이션(encapsulation) 층(891)이 상기 캐패시터상에 증착된다. 상기 인캡슐레이션 층은 어닐링 동안 산소의 확산면 및 측벽을 보호하는 역할을 하는 바, 예를들어 실리콘 나이트라이드 또는 알루미늄 옥사이드로 구성되며, TiO2, CeO2 또는 ZrO2와 같은 다른 형태의 재료도 사용 가능하다.
이상에서 본 바와 같이, 본 발명은 ILD 아래까지 플러그 재료가 연마되지 않던 종래의 공정에서 단이 형성되는 점을 방지할 수 있게 된다. 평평한 표면의 제공으로 다양한 캐패시터층의 형성이 이루어지고, 캐패시터의 탈락 등을 방지할 수 있다. 또한, poly-Si는 ILD와 강한 접착력을 형성하고, 그에따라 플러그/ILD 경계면을 통하여 플러그로 산소의 측방 확산이 이루어지는 것을 효과적으로 감소시킬 수 있다.
다른 실시예로서, 도 9에 도시된 바와 같이, 산소 장벽층(989)이 플러그의 측벽을 따라 형성되어진다. 일구현예로서, 산소장벽층은 실리콘 나이트라이드 또는 알루미늄 옥사이드로 구성된다. 이 산소장벽층에 대한 다른 재료의 사용도 가능하다. 만일 산소 장벽층이 비전도성이면, 개방된 플러그의 저면으로부터 제거된다. 상기 장벽층은 개방된 플러그에 충진이 이루어지기 전에 증착되어진다. 플러그의 측벽에 장벽층을 갖도록 함으로써, 플러그/ILD 경계면 또는 플러그를 따라 발생되는 산소의 확산이 감소 내지 방지되어진다. 이후 메모리 셀의 형성을 완성하기 위한 공정이 계속 진행된다.
본 발명은 다양한 실시예로서 설명 및 도시되었는 바, 당업자에 의하여 본 발명의 정신 및 범주내에서 벗어남없이 수정 및 변경이 가능하게 이루어질 수 있을 것이다. 따라서, 본 발명의 범주는 상술한 설명에 국한되지 않고 등가물의 범위를 포함하는 첨부된 청구범위에 국한되어야 할 것이다.
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- 접촉영역 및 인터레벨(interlevel) 유전층(530)이 구비된 기판(505)을 제공하는 단계;상기 접촉영역을 노출시키기 위하여 상기 인터레벨 유전층(530)에 접촉용 개구(578)를 형성하는 단계;상기 기판(505)의 접촉용 개구(578)를 충진시키는 동시에 상기 인터레벨 유전층(530)의 표면에 전도성 플러그 재료(572)를 증착시키는 단계;상기 전도성 플러그 재료(572)상에 캐패시터층(761,762,765)을 증착시키는 단계를 포함하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법에 있어서,상기 인터레벨 유전층(530)상의 전도성 플러그 재료의 상면이 평평하게 되도록 화학기계적 연마에 의하여 상기 캐패시터층(761,762,765)이 증착되는 단계 전에 상기 전도성 플러그 재료(572)를 평탄화시키는 단계가 더 진행되는 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 16에 있어서, 상기 화학기계적 연마후, 습식에칭에 의한 화학기계적 연마에 의하여 발생된 상기 인터레벨 유전층(530)상의 옥사이드가 제거되는 단계가 진행되는 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 16 또는 17에 있어서, 상기 캐패시터층(761,762,765)의 증착 단계 전에, 제1금속층(781)이 상기 전도성 플러그 재료(752)의 상면에 형성되고, 써멀 실리사이데이션(thermal silicidation) 공정에 의한 상기 제1금속층의 실리사이드화(silicidating)가 수행되는 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 18에 있어서, 상기 제1금속층(781)으로부터 비반응된 금속이 제거되도록 상기 제1금속층(781)을 실리사이드화시킨 다음, 화학적 습식 에칭 공정이 수행되는 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 16 또는 청구항 17에 있어서,캐패시터층(761,762,765) 및 캐패시터를 형성하기 위하여 평탄화된 전도성 플러그 재료(572)에 대한 패턴화 및 에칭 단계가 더 진행되고,상기 전도성 플러그 재료(572)를 오버에칭하여 유전체층(530)의 일부가 제거되는 단계가 더 포함되는 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 20에 있어서,상기 접촉용 개구(578)의 충진 이전에 상기 접촉용 개구(578)상에 산소 장벽층(989)이 증착되고, 상기 접촉용 개구의 바닥으로부터 산소 장벽층(989)이 제거되는 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 20에 있어서, 상기 캐패시터 오버 플러그 구조는 다수의 메모리 셀을 갖는 메모리 어레이를 형성하는데 사용되는 메모리 셀의 일부분인 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 16 또는 청구항 17에 있어서,직렬 메모리 아키텍처의 캐패시터 한 쌍의 제1 및 제2캐패시터를 형성하기 위하여 평탄화 처리된 전도성 플러그 재료 및 상기 캐패시터층이 패턴화되는 단계가 더 포함되며, 상기 캐패시터 한 쌍은 공통의 바닥 전극을 공유하게 되는 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 16 또는 청구항 17에 있어서,상기 캐패시터 오버 플러그 구조는 다수의 메모리 셀을 갖는 메모리 어레이를 형성하는데 사용되는 메모리 셀의 일부분인 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 16 또는 청구항 17에 있어서,상기 플러그 재료는 폴리실리콘(polysilicon)으로 이루어진 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 16 또는 청구항 17에 있어서,상기 캐패시터층은 강유전 캐패시터를 형성하는데 사용된 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
- 청구항 25에 있어서, 상기 플러그 재료는 폴리실리콘(polysilicon)으로 구성된 것을 특징으로 하는 캐패시터 오버 플러그 구조를 형성하기 위한 방법.
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