KR20020093222A - 고유전막 캐퍼시터를 갖는 메모리 장치 형성 방법 - Google Patents

고유전막 캐퍼시터를 갖는 메모리 장치 형성 방법 Download PDF

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Abstract

기판에 콘택 홀과 함께 정렬키를 위한 홈을 형성하는 단계, 텅스텐 등의 도전층을 형성하여 콘택 홀을 채우고 홈의 내측벽을 덮는 단계, 텅스텐 등의 도전층 위에 산소 베리어용 캡핑층을 콘포말하게 적층하는 단계, CMP를 통해 캡핑층 및 텅스텐 등의 도전층에 대한 평탄화 식각을 실시하여 콘택 홀을 채운 콘택 플러그 및 홈의 내측면을 덮는 텅스텐 등의 도전층 및 캡핑층을 남기는 단계, 콘택 플러그 상면과 접하도록 캐퍼시터 하부 전극층을 적층하는 단계, 하부 전극층 위에 고유전막을 적층하는 단계, 고유전막을 결정화시키는 고온 산화처리를 실시하는 단계를 구비하여 이루어지는 고유전막 캐퍼시터를 가지는 반도체 장치 형성 방법이 개시된다.

Description

고유전막 캐퍼시터를 갖는 메모리 장치 형성 방법{METHOD OF FORMING MEMORY DEVICE HAVING CAPACITOR INCLUDING HIGH DIELECTRIC CONSTANT LAYER}
본 발명은 강유전체 램(Feroelectric Random Access Memory)과 같이 고유전막 캐퍼시터를 갖는 메모리 장치 형성 방법에 관한 것으로, 보다 상세하게는 고유전막 캐퍼시터를 가지는 메모리 장치를 형성할 때 기판에 고유전막 결정화 단계를 거칠 정렬 키를 형성하는 방법에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 캐퍼시터를 사용하는 메모리 장치에서 좁은 형성 면적에 큰 용량을 가지는 캐퍼시터를 형성하는 것이 중요 과제가 되고 있다. 소면적 대용량 캐퍼시터 실현을 위한 방법의 하나로 높은 유전율을 가지는 유전막을 채용한 캐퍼시터 형성 방법이 연구되고 있다. 특히, 최근에는 캐퍼시터에강유전체를 이용하여 리프레시(refresh)가 필요없고 높은 동작 특성을 가진 비휘발성 메모리 장치를 형성하는 방법이 많이 연구되고 있다.
대표적 고유전막 물질로는 PZT, BST 등의 티탄산 금속 화합물을 들 수 있다. 이들 화합물이 고유전성 혹은 강유전성을 가지기 위해서는 기판에 성막하고 처리하기 쉬운 아몰퍼스 구조의 전단계 물질 상태에서 결정화가 이루어지거나, 강유전성 배열을 가지는 결정화가 이루어져야 한다. 그리고 이들 물질의 결정화를 위해서는 통상 고온, 산소 분위기에서 일정 시간 처리하는 단계가 필요하다. 그런데, 이들 물질을 고온 산소 분위기에서 처리할 때 이미 형성되어 있는 반도체 장치의 구성 부분이 영향을 받는 문제가 있다. 가령, 층간 절연막에 스토리지 노드 콘택 홀을 형성하고, 폴리실리콘으로 콘택 홀을 채워 콘택 플러그를 형성한다. 그 위에 백금, 이리듐 등의 잘 산화되지 않는 도체를 캐퍼시터 하부 전극으로 형성한다, 고유전막을 형성하고, 고온 산화성 분위기에서 결정화를 실시한다. 이때 백금, 이리듐 등의 막에 의해 폴리실리콘 콘택 플러그가 덮인 경우에도 이들 막은 산소 베리어의 역할을 하기 어렵다. 따라서, 높은 온도에서 어닐링이 진행될 때 콘택 플러그 상부가 산화되기 쉽다. 콘택 플러그 상부가 산화되면 부도체화 하므로 콘택의 저항이 높아지고 캐퍼시터 소자의 작동에 문제가 발생한다.
도1 내지 도3는 고유전막 물질을 결정화하는 단계에서의 문제를 발생시키는 종래의 다른 예를 나타내는 공정 단면도들이다. 본 예에서는 콘택 플러그의 도전성을 제고시키기 위해 폴리실리콘 대신에 텅스텐을 사용하고 있다.
도1을 참조하면, 셀 영역에서 기판(10)에 먼저 게이트 전극(13)을 비롯한 트랜지스터 구조가 형성되고, 제1 층간 절연막(15), 비트라인(17) 및 비트라인 콘택 형성, 제2 층간 절연막(19) 형성이 이루어진다. 스토리지 노드 콘택 홀(21)이 층간 절연막들(15,19)에 형성되고, 텅스텐 CVD를 통해 콘택 홀이 텅스텐층(23)으로 채워진다. 이때, 스크라이브 라인이나 칩의 주변 영역에 다음 단계 공정에서의 패턴 정렬을 위해 정렬키(Alignment Key)가 형성된다. 정렬키는 스토리지 노드 콘택 홀(21)을 형성하는 단계에서 층간 절연막(19)을 식각하여 넓게 열린 윈도우 혹은 홈을 형성하여 이루어진다. 따라서, 텅스텐 CVD가 이루어질 때 텅스텐층(23)은 좁은 스토리지 노드 콘택 홀(21)을 채워 플러그를 형성하나, 정렬키를 이루는 홈의 내측벽에는 텅스텐층(23)은 콘포말하게 적층되고, 홈의 폭이 좁아진 상태가 된다.
도2를 참조하면, 셀 영역에서는 CVD 텅스텐에 대해 CMP를 실시하여 제2 층간 절연막(19) 위쪽의 텅스텐층을 제거하고, 스토리지 노드 콘택 플러그(231)만 남게 된다. 그리고, 이리듐/이리듐 산화막(25), 백금막(27)을 하부 전극으로, BST((Ba,Sr)TiO3)나 PZT(Pb(Zr,Ti)O3)를 고유전막(29)으로서 적층한다. 이때 정렬키 부분을 살펴보면, 정렬키를 이루는 홈의의 측벽 및 저면의 잔류 텅스텐층(233)을 제외한 부분에서 텅스텐층은 CMP를 통해 제거되고, 이리듐/이리듐 산화막(25), 백금막(27), BST((Ba,Sr)TiO3)나 PZT(Pb(Zr,Ti)O3) 같은 고유전막(29)이 홈이 기판에서 이루는 기복을 따라 콘포말하게 적층된다.
도2 및 도3을 참조하면, 도2와 같은 상태의 기판을 700℃ 온도 산소 분위기에서 열처리를 실시한다. 열처리는 결정화된 고유전막(291)을 형성하기 위한 것이다. 셀 영역에서도 콘택 플러그(231)를 이루는 텅스텐층의 상부에 산소가 하부 전극을 통해 일부 확산될 가능성은 있으나, 상부에 다른 막들(25,27,29)이 존재하고, 콘택 플러그(231)의 형성 깊이에 비해 폭이 좁아 산소의 투입이 제한된다. 따라서 콘택 플러그(231)의 도전성에 큰 문제가 생기지 않는다. 그러나, 정렬키가 형성된 홈에서는 홈을 형성하는 측벽과 저면에 덮인 잔류 텅스텐층(233)이 넓은 면적에 결쳐 산소 분위기와 접하게 되므로 산소의 유입이 많게 된다. 따라서, 정렬키를 이루는 홈(235)에서 텅스텐은 산화되고, 부피 팽창에 의해 정렬키를 이루는 윈도우는 텅스텐 산화막, 박리된 하부 전극막, PZT막 등 결정화된 고유전막(291)으로 채워진다. 결국, 정렬키의 구분력이 떨어지고, 다음 단계의 공정에서 결정화된 고유전막(291) 및 하부전극을 패터닝하기 위한 기판 정렬시 정렬키와 마스크의 오버레이 키를 정합시키기 어렵게 된다.
본 발명은 강유전막 기타 고유전막을 고온 산화성 분위기에서 결정화시키는 공정을 가지는 반도체 장치 형성 방법에 있어서 발생하는 정렬키 유지의 문제점을 극복하기 위한 것이다.
본 발명은 콘택 홀을 형성하는 단계에서 층간 절연막에 형성된 정렬키용 홈의 내측면에, 플러그를 형성하는 단계에서 사용된 텅스텐 등의 도전막이 덮이는 경우에도 후속의 고유전막에 대한 결정화 과정에서 홈 내측면에 덮인 도전막이 산화, 팽창하는 현상을 방지할 수 있는 메모리 장치 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 고유전막 캐퍼시터 하부 전극용 콘택 플러그의 재질로 텅스텐 등의 도전막을 이용하는 경우에도 고유전막 결정화 단계에서 정렬키에 문제가 발생하지 않는 메모리 장치 형성 방법을 제공하는 것을 목적으로 한다.
도1 내지 도3는 고유전막 물질을 결정화하는 단계에서의 문제를 발생시키는 종래의 다른 예를 나타내는 공정 단면도들이다.
도4 내지 도7은 본 발명의 각 단계에서의 셀 영역과 키 영역의 상태를 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명은 기판에 콘택 홀과 함께 정렬키를 위한 홈을 형성하는 단계, 텅스텐 등의 도전층을 형성하여 콘택 홀을 채우고 홈의 내측벽을 덮는 단계, 텅스텐 등의 도전층 위에 산소 베리어용 캡핑층을 콘포말하게 적층하는 단계, CMP를 통해 캡핑층 및 텅스텐 등의 도전층에 대한 평탄화 식각을 실시하여 콘택 홀을 채운 콘택 플러그 및 홈의 내측면을 덮는 텅스텐 등의 도전층 및 캡핑층을 남기는 단계, 콘택 플러그 상면과 접하도록 캐퍼시터 하부 전극층을 적층하는 단계, 하부 전극층 위에 고유전막을 적층하는 단계, 고유전막을 결정화시키는 고온 산화처리를 실시하는 단계를 구비하여 이루어진다.
본 발명은 콘택 홀의 폭에 비해 홈의 폭이 큰 것을 전제로 한다. 고유전막이 적층된 상태에서 정렬키를 위해 형성된 홈은 폭이 좁아진 상태라도 홈의 형태를 유지하는 것이 통상적이다.
본 발명에서 콘택 홀은 텅스텐 등의 도전층을 적층하는 단계에서 이미 채워지므로 셀 영역에서 캡핑층은 콘택 플러그를 남기는 평탄화 식각 단계에서 모두 제거된다. 따라서 캡핑층은 산소 베리어 기능을 가지는 다양한 막으로 형성할 수 있다. 가령, 산화막이나 질화막으로 이루어질 수 있다. 캡핑층은 단일층 외에 다중층으로 형성하는 것도 가능하다. 캡핑층을 다중층으로 형성하는 경우에 텅스텐 등의도전층과 직접 접하는 최하층은 텅스텐등의 도전층과 상층 캡핑막과의 스트레스를 감소시키기 위한 버퍼막의 역할을 할 수 있는 것이 바람직하다. 가령, 버퍼막을 산화막으로 상층 캡핑막을 실리콘 질화막으로 형성할 수 있다.
본 발명에서 평탄화 식각은 통상 CMP 방식으로 이루어진다. 캡핑층과 텅스텐 등의 도전층에 대한 CMP가 이루어질 때 CMP의 효율을 높이기 위해 다 스텝 CMP를 실시할 수 있다. 가령, 캡핑막이 산화막인 경우, 캡핑막을 제거하는 CMP 단계는 실리카 슬러리를 사용하는 산화막 CMP로, 텅스텐 등의 도전층을 제거하는 CMP 단계는 텅스텐 CMP로 폴리싱 해드의 재질과 슬러리를 조절하면서 실시할 수 있다.
이하 실시예를 통해 본 발명을 좀 더 상세히 설명하기로 한다.
도4를 참조하면, 기판(10)에 게이트 전극(13)을 비롯한 MOS 트랜지스터 구조가 형성된다. 제1 층간 절연막(15)이 적층되고 평탄화 된다. MOS 트랜지스터의 드레인 영역에 제1 층간 절연막(15)에 비트라인 콘택 홀이 패터닝을 통해 형성되고, 도전층의 적층과 패터닝을 통해 비트라인(17) 및 비트라인 콘택이 형성된다. 다시 제2 층간 절연막(19)이 적층되고 평탄화 된다. 층간 절연막들에 대한 패터닝 작업을 통해 MOS 트랜지스터의 소오스 영역에 스토리지 노드 콘택 홀(21)이 형성된다. 이때 스토리지 노드 콘택 홀(21)과 함께 스크라이브 라인 영역에 정렬키를 이룰 큰 폭의 홈이 형성된다.
그리고, 기판에 CVD를 통해 텅스텐층(23)을 적층한다. 텅스텐층(23)은 스토리지 노드 콘택 홀(21)을 채울 수 있는 두께이며, 정령키를 이룰 홈을 채울 수 없는 두께로 한다. 그리고, 텅스텐층(23) 위에 캡핑층(31)을 형성한다. 캡핑층(31)은실리콘 산화막과 실리콘 질화막을 차례로 적층하여 형성한다. 실리콘 질화막은 산소의 확산을 방지할 수 있고, 실리콘 산화막은 실리콘 질화막과 텅스텐막 사이의 스트레스를 줄이고 부착력을 높일 수 있도록 한다. 캡핑층(31)이 적층된 상태에서도 홈은 정렬키의 역할을 하도록 이들 막으로 완전히 채워지지 않도록 한다.
도4 및 도5를 참조하면, 캡핑층(31)이 적층된 기판에 CMP를 실시한다. CMP는 두 단계로 실시한다. 처음의 CMP는 실리카 슬러리를 사용하여 실리콘 질화막과 실리콘 산화막을 평탄화 식각한다. 2번째 CMP는 텅스텐막을 제거하기 용이한 텅스텐 CMP로 한다. 이렇게 2단계의 CMP를 실시하면 제2 층간 절연막 위에 적층된 캡핑층(31)과 텅스텐층(23)이 제거되고, 콘택 홀(21) 내에만 콘택 플러그(231)로 존재하게 된다. 스크라이브 라인의 정렬키를 형성하는 홈에서 주위의 층간 절연막(19) 위에 쌓인 캡핑막(31)과 텅스텐층(23)은 제거되고 홈의 내벽에는 잔류 텅스텐층(233)과 잔류 캡핑막(311)이 차례로 적층되어 있다.
콘택 플러그(231) 상면이 드러난 기판(10)에 이리듐/이리듐 산화막(25)을 먼저 적층한다. 다시 백금막(27)을 적층한다. 이들 막은 전체로서 FRMA의 캐퍼시터 하부 전극의 역할을 하게 되며, 이리듐/이리듐 산화막(25)은 일종의 웨팅 막(wetting layer)이 된다. 캐퍼시터 하부 전극을 형성하는 물질은 후속 강유전막 형성시 고온 산화성 분위기에도 쉽게 산화되지 않는 금속, 혹은, 산화된 상태에서 도전성을 가지는 금속 물질이 적합하다. 이런 물질로는 백금, 루테늄, 이리듐, 로듐, 오스뮴, 팔라듐 등의 귀금속들을 예시할 수 있다.
다음으로, 캐퍼시터 하부 전극층을 형성한 상태에서 기판에 강유전성 물질로고유전막(29)을 형성한다. 강유전성 물질로는 SrTiO3, BaTiO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12, 등의 물질 가운데 하나를 선택하여 사용할 수 있다. 강유전성 물질 형성을 위해서는 평판형 캐퍼시터 전극 형성시에 많이 사용한 솔 겔(sol-gel) 변화를 이용한 도포방식 외에 스퍼터링, CVD, ALD 등을 사용할 수 있다.
도5 및 도6을 참조하면, 고유전막(29)에 강유전성 배열이 이루어지도록 하기 위해 산소 가스와 같은 산화 분위기에서 700 내지 750도씨로 강유전막 결정화를 실시한다. 결정화 단계에서 공정 시간과 내부 압력 등은 온도와 함께 조절될 수 있다. 정렬키 영역에는 콘택 플러그(231)와 함께 적층된 잔류 텅스텐층(233)이 대부분 잔류 캡핑막(311)으로 커버되고 좁은 일부 영역만 상부의 캐퍼시터 하부 전극막 및 강유전막(29')으로 덮여있다. 따라서 산소의 확산에 텅스텐 산화가 방지되고, 부핑 팽창에 의한 정렬 키 파괴도 일어나지 않는다.
도7을 참조하면, 결정화가 이루어진 강유전막(29') 위에 다시 캐퍼시터 상부 전극층을 형성한다. 캐퍼시터 상부 전극층도 하부 전극층과 유사한 종류의 금속, 금속 화합물로 이루어질 수 있다. 패터닝을 통해 셀 영역에 이리듐/이리듐 산화막 패턴(251), 백금막 패턴(271), 강유전막 패턴(291), 상부전극 패턴(301)로 이루어진 강유전체 캐퍼시터가 형성된다. 도시되지 않지만 후속적으로 캐퍼시터 상부전극은 그 위에 형성되는 층간 절연막을 통과하는 콘택을 통해 캐퍼시터 라인으로 통합 연결될 수 있다.
본 발명에 따르면, 고유전막 캐퍼시터를 사용하는 메모리 장치에서 정렬키의 훼손없이 캐퍼시터 하부 전극과 연결되는 양호한 도전성의 텅스텐 콘택 플러그를 형성하여 사용할 수 있다.

Claims (12)

  1. 기판에 콘택 홀과 함께 정렬키를 위한 홈을 형성하는 단계,
    도전층을 형성하여 상기 콘택 홀을 채우고 상기 홈의 내측벽을 덮는 단계,
    상기 도전층 위에 산소 베리어용 캡핑층을 콘포말하게 적층하는 단계,
    CMP를 통해 상기 캡핑층 및 상기 도전층에 대한 평탄화 식각을 실시하여 상기 콘택 홀을 채운 콘택 플러그 및 상기 홈의 내측면을 덮는 상기 도전층 및 상기 캡핑층을 남기는 단계,
    상기 콘택 플러그 상면과 접하도록 캐퍼시터 하부 전극층을 적층하는 단계,
    상기 하부 전극층 위에 고유전막을 적층하는 단계,
    상기 고유전막을 결정화시키는 고온 산화처리를 실시하는 단계를 구비하여 이루어지는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  2. 제 1 항에 있어서,
    상기 도전층은 텅스텐층으로 형성하는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  3. 제 1 항에 있어서,
    상기 캡핑층은 다중층으로 형성하는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  4. 제 3 항에 있어서,
    상기 다중층은 상기 도전층과 접하는 버퍼층 및 상기 버퍼층 위에 형성되는 산소 베리어층으로 이루어지는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  5. 제 4 항에 있어서,
    상기 버퍼층은 실리콘 산화막으로 형성하고,
    상기 산소 베리어층은 실리콘 질화막을 형성하는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  6. 제 1 항에 있어서,
    상기 평탄화 식각은 2단계 CMP 방식으로 이루어지는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  7. 제 6 항에 있어서,
    상기 2단계 CMP 방식은 상기 캡핑층을 식각하는 CMP 단계와 상기 도전층을 식각하는 CMP 단계로 이루어지는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  8. 제 7 항에 있어서,
    상기 캡핑층을 식각하는 CMP 단계에서는 산화막 식각에 적합한 실리카 슬러리(silica slury)를 사용하는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  9. 제 1 항에 있어서,
    상기 고유전막이 상기 고온 산화처리를 실시하는 단계를 통해 강유전성을 가지도록 하는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  10. 제 1 항에 있어서,
    상기 고유전막을 결정화시키는 고온 산화처리를 실시하는 단계는 700 내지 720도씨 산소 분위기에서 이루어지는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  11. 제 1 항에 있어서,
    상기 하부 전극층은 백금, 루테늄, 이리듐, 로듐, 오스뮴, 팔라듐이나 이들의 산화막들 가운데 적어도 하나를 포함하는 층으로 이루어지는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
  12. 제 1 항에 있어서,
    상기 고유전막은 SrTiO3, BaTiO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12, 가운데 하나로 이루어지는 것을 특징으로 하는 고유전막 캐퍼시터를 가지는 메모리 장치 형성 방법.
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