KR100407575B1 - 강유전체 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
캐퍼시터 플레이트 라인과의 연결이 용이한 강유전성 캐퍼시터를 가진 FRAM 장치가 개시된다. 본 발명에서, 캐퍼시터는 실린더형 하부 전극과 그 위로 얇게 적층되는 강유전막 및 상부 전극으로 이루어진 캐퍼시터를 구비한다. 캐퍼시터 하부 전극은 실린더형 측벽 및 하부를 폐쇄하는 저면을 구비하여 하부가 폐쇄된 실린더 형태로 이루어진다. 강유전막은 실린더형 캐퍼시터 하부 전극의 내측면과 맞닿도록 라이너 형태로 이루어진다. 캐퍼시터 상부 전극은 캐퍼시터 하부 전극 및 강유전막을 덮는 이중 도전막으로 이루어지며 이중 도전막 사이에는 충진막이 들어가 캐퍼시터 홀을 채우고 상부 전극의 상면이 평탄하도록 하는 역할을 한다. 충진막은 폴리실리콘, 실리콘 산화막, 여타 금속과 같은 물질로 이루어질 수 있고, 갭필 능력이 우수한 물질, 도전성 물질, 주변의 캐퍼시터 상부 금속과 관계에서 스트레스 발생이 적을 물질로 이루어지는 것이 바람직하다.
Description
본 발명은 강유전체 메모리 장치 및 그 형성 방법에 관한 것으로, 보다 상세하게는 강유전체 메모리 (FRAM:Ferroelectric Random Access Memory) 장치의 캐퍼시터 구조 및 그 형성 방법에 관한 것이다.
강유전체 메모리 장치는 강유전성 물질의 자발 분극 현상(Spontaneous Polarization Phenomenon)을 이용하는 것이다. 강유전성 물질에서는 분극의 상당부분이 외부 전계가 제거된 후에도 잔존하며, 외부 전계의 방향을 바꿈으로서 자발 분극의 방향도 바꿀 수 있다. 강유전성 물질로 대표적인 것이 PZT(Pb(Zr,Ti)O3), SBT(SrBi2Ta2O9) 등이다. 강유전성 메모리 장치는 단위 셀(unit cell)의 구성 요소에 따라 두 가지로 분류할 수 있다. 그 하나는 단위 셀이 강유전체를 게이트 절연막으로 사용하는 하나의 트랜지스터로 구성된 것이고, 다른 하나는 단위 셀이 하나의 억세스 트랜지스터및 강유전체막을 유전막으로 사용하는 하나의 셀 커패시터로 구성된 것이다. 전자의(the former) FRAM 장치는 채널 영역인 실리콘 기판과 게이트 절연막인 강유전체막 사이의 계면에 실리콘 기판과 산소 원자가 반응하여 성장된 실리콘산화막이 형성되기 쉬운 문제점과, 실리콘 기판 및 강유전체막 사이의 격자상수(lattice constant) 차이 또는 열팽창계수차이에 의하여 우수한 막질의 강유전체막(high-quality ferroelectric film)을 형성하기 어려운 문제점이 있다. 따라서, 통상의 FRAM 장치는 캐퍼시터의 플레이트 전극의 구성의 차이점을 유보하면 DRAM 셀 구조와 동일한 구조를 가지면서 셀 커패시터의 유전막으로 강유전체막을 사용하는 FRAM 장치를 의미한다.
FRAM 장치는 EPROM또는 EEPROM 같은 비휘발성 메모리에 비하여 읽기(read)/쓰기(write) 동작이 빠르고, DRAM과 같이 단일 전원 전압(single powersupply voltage)에 의해 읽기 동작 및 쓰기 동작을 수행할 수 있으므로 주변 회로와 관련하여 간단한 구성을 가질 수 있다. 또한, DRAM과 비교하여 보면, 강유전체 메모리 장치는 셀 커패시터의 유전막으로 강유전체막을 사용하여 리프레쉬 동작이 요구되지 않으므로 전력 소모를 줄이고 동작 속도를 향상시킬 수 있다.
강유전체를 사용하지 않는 통상의 DRAM 장치에서는 캐퍼시터 정전 용량을 높이기 위해 스토리지 하부 전극을 다양한 형태로 형성한다. 그러나, FRAM 장치의 캐퍼시터는 주로 도4와 같은 평판형 상, 하부 전극(36,32)을 사용하고 있다. 그 이유로는 셀 캐퍼시터가 입체적으로 형성되지 않아도 강유전막(34)을 사용하므로 용량을 확보하기 용이하다는 측면과 강유전체 캐퍼시터의 재료 특성상 평판형 성형이 훨씬 용이하다는 측면이 크게 작용한다.
그러나, 강유전체 메모리 장치에서도 집적도의 증가가 이루어지면서 기존의 평판형 전극의 캐퍼시터로는 충분한 정전용량을 확보하기 어렵다는 문제가 있다. 따라서, 강유전체 메모리 장치에도 한정된 형성 면적 내에서 표면적을 늘일 수 있는 실린더형 등으로 하부 전극을 형성하는 경우가 늘고 있다.
도1 내지 도3은 실린더형 캐퍼시터를 가지는 종래의 FRAM 장치의 문제점을 나타내는 단면도들이다.
도1 내지 도3을 참조하면, FRAM 장치에서는 캐퍼시터 플레이트 라인(50)과 캐퍼시터 상부 전극(36)을 연결하는 콘택 플러그(41)가 필요하다. 그런데, 캐퍼시터 하부 전극(32)을 실린더형으로 할 경우, 캐퍼시터 상부 전극(36)은 단차를 가지게 되므로 캐퍼시터 상부 전극(36)에 콘택 플러그(41)를 연결할 때 문제가 된다. 즉, 도1과 같이 상부 전극의 움푹하게 꺼진 위치에 콘택 플러그(41)가 형성되면 콘택 홀 형성시 가로세로비가 커져 형성이 어려워진다. 또한, 도2와 같이 캐퍼시터 상부 전극(36)의 높은 단에 주연부(39)를 형성하고 콘택 플러그(41)가 연결되도록하면, 형성 면적이 늘어나는 문제가 있다. 더욱이, 도3과 같이 오정렬로 인하여 콘택 홀(43)의 형성 위치가 정위치에서 벗어나면 캐퍼시터 상부 전극(36)의 높은 단과 낮은 단에 걸치게 되므로 낮은 단 쪽에는 콘택 홀(36)이 완전한 깊이로 형성되기 어렵고, 높은 단 쪽에는 식각 손상이 발생하기 쉽다.
본 발명은 상술한 FRAM 장치의 캐퍼시터 형성 문제를 해결하기 위한 것으로, 실린더형 캐퍼시터 형성에 있어서, 상부 캐퍼시터 전극에 캐퍼시터 플레이트 라인과의 콘택 접속을 용이하게 할 수 있는 FRAM 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1 내지 도3은 실린더형 캐퍼시터를 가지는 종래의 FRAM 장치의 문제점을 나타내는 단면도들,
도4는 종래 평판형 FRAM 장치의 형태를 나타내는 단면도,
도5 내지 도11은 본 발명의 일 실시예에 따른 FRAM 장치의 각 형성 단계를 나타내는 공정 단면도들,
도12는 본 발명의 다른 실시예에 따른 FRAM 장치의 형태를 나타내는 단면도이다.
상기 목적을 달성하기 위한 본 발명 FRAM 장치는 실린더형 하부 전극과 그 위로 얇게 적층되는 강유전막 및 상부 전극으로 이루어진 캐퍼시터를 구비한다. 캐퍼시터 하부 전극은 실린더형 측벽, 이 측벽으로 이루어진 실린더의 하부를 폐쇄하는 저면을 구비하여 하부가 폐쇄된 실린더 형태로 이루어진다. 측벽으로 이루어진 실린더 상단에는 바깥쪽으로 연장 형성되는 주연부가 하부 전극에 더 구비될 수 있다. 강유전막은 실린더형 캐퍼시터 하부전극의 내측면과 맞닿도록, 캐퍼시터 하부전극과 동일한 폐쇄된 실린더 형태로 이루어지는 라이너부와, 라이너부의 상단에서 캐퍼시터 하부전극의 실린더 상단 혹은 주연부 상단을 완전히 덮도록 외측으로 (수평하게) 연장 형성되는 주연부를 가진다. 주연부는 인근 소자의 주연부와 구분되지 않고 라이너부와 함게 하나의 연속적인 유전막을 형성할 수 있다. 캐퍼시터 상부전극의 구성을 살펴보면, 상부 제1 전극, 충진막, 상부 제2 전극으로 이루어진다. 상부 제1 전극은 강유전막의 상부면과 맞닿도록, 강유전막의 라이너부와 동일한 형태의 전극 라이너부와, 전극 주연부를 구비한다. 전극 라이너부에 의해 형성되는 움푹한 공간은 충진막으로 채워진다. 충진막은 폴리실리콘, 실리콘 산화막, 여타 금속과 같은 물질로 이루어질 수 있고, 갭필 능력이 우수한 물질, 도전성 물질, 주변의 캐퍼시터 상부 금속과 관계에서 스트레스 발생이 적을 물질로 이루어지는 것이 바람직하다. 충진막 상면과 전극 주연부은 평탄한 형태의 캐퍼시터 상부 제2 전극으로 덮인다.
강유전성 물질로는 기존의 강유전성 물질로 알려진 PZT (Pb(Zr,Ti)O3), SBT (SrBi2Ta2O9) 등을 사용할 수 있으며, 졸 겔(sol gel) 변화를 이용하는 도포방식 보다 CVD로 적층하는 방법을 사용하는 것이 바람직하다.
상부 제1 전극과 상부 제2 전극은 동일한 물질로 형성하는 것이 바람직하다. 전극을 형성하는 물질은 강유전막 형성과 관련하여, 고온에서도 쉽게 산화되지 않는 금속, 혹은, 산화된 상태에서 도전성을 가지는 금속 물질이 적합하다. 이런 물질로 주기율표 상에 백금 근처에 있는 백금, 루테늄, 이리듐, 로듐, 오스뮴, 팔라듐 등의 금속을 들 수 있다.
상기 목적을 달성하기 위한 본 발명의 방법은, 우선, 캐퍼시터 하부 전극과 연결될 도전 영역을 가지는 기판에 보조 절연막을 형성한다. 보조 절연막을 패터닝하여 상기 도전 영역을 드러내는 캐퍼시터 홀을 형성한다. 캐퍼시터 홀이 형성된기판에 하부 전극 물질층을 콘포말하게 형성한다. 강유전성 물질을 하부 전극 물질층 위에 콘포말하게 형성한다. 상부 제1 전극 물질층을 콘포말하게 형성한다. 상부 제1 전극이 캐퍼시터 홀 내로 함입되어 오목하게 형성되는 공간을 충진막으로 채운다. 상부 제2 전극 물질층을 형성한다. 상기 캐퍼시터 홀이 형성된 영역을 포함하는 캐퍼시터 영역을 남기는 패터닝 작업을 실시하여 캐퍼시터 영역 외측으로 보조 절연막을 드러낸다.
본 발명에서 하부 전극 물질층을 형성한 후에는 CMP를 실시하여 보조 절연막을 드러낼 수 있다. 이 경우, 주연부 형성이 없는 폐쇄된 실린더형만으로 이루어지는 캐퍼시터 하부 전극이 형성된다.
그리고, 충진막은 빈 실린더 공간을 충분히 채울 수 있는 두께로 형성하되 상부 제1 전극 위쪽으로 적층된 부분은 전면 이방성 식각이나 CMP를 통해 평탄하게 식각한다. 한편, 상부 제1 전극 물질층을 형성한 뒤 충진막으로 실리콘 산화막을 형성할 경우에는 충진막 형성 단계에서 수소 발생에 따른 하부 강유전막이 영향 받는 것을 방지하기 위해 수소 베리어로 보호막을 더 형성하는 것이 바람직하다. 보호막은 충진막을 평탄화 식각하는 단계에서 함께 제거되도록 한다.
보조 절연막을 패터닝하여 도전영역을 드러낸 후에 하부 전극 물질층을 형성하기 전에 산소 베리어층을 더 적층하는 것이 도전 영역의 산화를 방지하기 위해 바람직하다.
이하, 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
(실시예 1)
도5를 참조하면, 기판(100)에 평탄화된 층간 절연막(120)이 형성되고, 기판(100)의 도전 영역에는 층간 절연막(120)을 관통하는 하부 콘택 플러그(121)가 형성된다. 도시되지 않지만, 기판(100)은 게이트 전극과 소오스/드레인 영역이 형성된 MOSFET 구조와, 드레인 영역과 콘택을 통해 이어지는 비트라인이 이미 형성된 기판이라고 전제한다. 그리고, 층간 절연막(120)을 관통하는 하부 콘택 플러그(121)는 기판의 소오스 영역과 직접 혹은 별도의 패드를 통해 전기적으로 연결되는 스토리지 노드 콘택 플러그로 전제한다. 층간 절연막(120) 위로 다시 보조 절연막(130)이 적층되고, 패터닝을 통해 캐퍼시터 형성을 위한 캐퍼시터 홀을 형성한다. 층간 절연막(120)이나 보조 절연막(130)으로는 여러 방법으로 형성될 수 있는 실리콘 산화막을 사용하는 것이 통상적이다. 하부 콘택 플러그(121)는 불순물이 도핑된 폴리실리콘으로 형성될 수 있다.
도6을 참조하면, 캐퍼시터 홀이 형성된 보조 절연막(130) 위로 베리어 메탈층과 캐퍼시터 하부 전극층이 콘포말하게 적층된다. 베리어 메탈은 후속 열공정에서 산소가 하부 전극층을 통해 확산되어 하부 콘택 플러그(121)를 산화시키는 것을 방지하기 위한 것이다. 콘택 플러그가 산화되면 콘택 플러그와 하부 전극 사이의 계면에 저항이 증가되어 캐퍼시터 효율이 저하되거나 캐퍼시터 작용이 불가능하게 될 수 있다.
베리어 메탈로는 금속, 금속 실리사이드, 금속 질화물 등의 여러 가지 물질이 사용될 수 있으며, 티타늄, 티타늄 및 알미늄의 질화막, 실리사이드막이 사용될 수 있다. 이 외에 백금, 루테늄, 이리듐, 로듐, 오스뮴, 팔라듐 등의 금속의 도전성 산화물도 가능하다. 베리어 메탈층을 형성하는 방법으로 종류에 따라 달라질 수 있으나, 스퍼터링(sputtering), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등의 방법을 사용할 수 있다.
캐퍼시터 하부 전극층을 형성하는 물질은 후속 강유전막 형성시 고온 산화성 분위기에도 쉽게 산화되지 않는 금속, 혹은, 산화된 상태에서 도전성을 가지는 금속 물질이 적합하다. 이런 물질로는 백금, 루테늄, 이리듐, 로듐, 오스뮴, 팔라듐 등의 귀금속들을 예시할 수 있다.
다음으로, 하부 전극층을 형성한 상태에서 CMP를 통해 소자 분리를 실시하면서 보조 절연막(130) 상면을 드러낸다. 캐퍼시터 하부 전극(132) 및 베리어 메탈(131)은 캐퍼시터 홀 내의 범위로 한정된다.
도7을 참조하면, 캐퍼시터 하부 전극(132)이 형성된 기판에 강유전성 물질로 강유전막(134)을 형성한다. 강유전성 물질로는 Pb(Zr,Ti)O3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12, 등의 물질 가운데 하나를 선택하여 사용할 수 있다. 강유전성 물질 형성을 위해서는 평판형 캐퍼시터 전극 형성시에 많이 사용한 솔 겔(sol-gel) 변화를 이용한 도포방식 외에 스퍼터링, CVD, ALD 등을 사용할 수 있다. 강유전막(134)의 적층 후에는 통상 산화성 분위기에서 500 내지 800 도씨 정도의 온도에서 다결정 강유전화 처리를 하게 된다. 그리고, 캐퍼시터 상부 제1 전극층(136)을 콘포말하게 형성한다. 상부 제1 전극층(136)도 하부 전극(132)과 동일 종류의 귀금속 물질을 사용하여 형성할 수 있다. 상부 제1 전극층(136) 위에 강유전막(134)을 열화시키는 요인을 없애기 위해 실리콘 산화막을 형성하기 전에 수소 베리어의 역할을 할 수 있는 보호막(138)을 적층할 수 있다. 보호막으로 산화 알미늄, 산화 티타늄, 산화 지르코늄, 산화 세슘 등을 사용할 수 있다. 보호막(138)은 이후의 충진막 적층후 CMP 과정에서 스톱퍼로 작용하여 상부 제1 전극을 보호하는 역할을 할 수 있다.
도8을 참조하면, 캐퍼시터 홀의 잔여 공간에 충진막으로서 실리콘 산화막을 채운다. 실리콘 산화막을 채우기 위해 우선 실리콘 산화막을 전면에 적층하되 홀의 잔여 공간을 충분히 채울 수 있는 두께로 한다. 그리고, CMP나 전면 이방성 식각을 통해 상부 제1 전극층(136)을 드러낸다. 한편, 실리콘 산화막을 CVD 적층할 경우 흔히 사일렌(SiH4)을 소오스 가스로 사용하므로 공정 중에 수소가 발생한다. 수소는 얇은 상부 제1 전극층(136)을 통하여 강유전막(134) 일부를 환원시키는 영향을 줄 수 있다. 보호막은 실리콘 산화막을 제1 전극층 위에서 제거하는 평탄화 식각 공정에서 동시에 제거된다. 캐퍼시터 홀에는 보호막 일부(138')와 충진막(137)이 남게 된다.
고집적화된 메모리 장치에서 측벽의 높이가 높아질 경우 캐퍼시터 홀의 가로세로비가 증가하므로 충진막(137)으로 갭필(gap fill)능력이 우수한 SOG(Spin On Glass) 방식의 도포막이 사용되거나, 폴리실리콘 혹은 CVD 텅스텐이 사용될 수도 있다.
도9를 참조하면, 상부 제1 전극층(136)과 충진막(137)이 드러난 기판에 제2전극층(139)을 형성한다. 상부 제2 전극층(139)은 제1 전극층(136)과 동일한 귀금속류 혹은 다른 도전 금속으로 형성될 수 있다.
도9 및 도10을 참조하면, 패터닝 과정에서 캐퍼시터 상부 제1 전극층(136)과 제2 전극층(139)을 식각하여 캐퍼시터 상부 전극(136',139')을 형성한다. 캐퍼시터 상부 전극을 패터닝한 상태에서 기판 전면에 보호막(160)을 적층한다. 이때, 보호막(160)은 실리콘 산화막으로 캐퍼시터 잔여 홀을 채우기 전에 형성한 수소 베리어용 보호막(도7의 138)과 동일한 종류의 물질로 형성할 수 있다. 그 외에 실리콘 산화막 등을 사용할 수 있다.
도10 및 도11을 참조하면, 캐퍼시터 상부 전극(136',139')과 보호막(160)이 형성된 상태로 제2 층간 절연막(140)이 적층된다. 제2 층간 절연막(140)이 패터닝 되어 캐퍼시터 상부 전극(136',139')을 드러내는 콘택 홀이 형성된다. 알미늄 등의 금속층이 적층되고 패터닝되어 캐퍼시터 상부 전극 콘택 및 캐퍼시터 플레이트 라인(150)이 형성된다.
(실시예 2)
도12는 본 발명 실시예의 다른 형태를 나타내는 공정 단면도이다.
도12를 참조하면, 실시예1의 도6에 나타난 단계에서 캐퍼시터 하부 전극 소자 분리를 위한 CMP를 실시하지 않고 후속 공정을 실시한 결과를 보여준다. 캐퍼시터 상부 전극(136',139')을 패터닝 하는 과정에서 캐퍼시터 상부 제1 및 제2 전극층, 강유전층, 캐퍼시터 하부 전극층, 베리어층이 모두 식각되어 상부 제1 및 제2 전극(136',139'), 강유전막(134), 캐퍼시터 하부 전극(132), 베리어막(131)이 모두캐퍼시터를 형성한다. 식각에는 염소와 산소 가스를 소오스 가스로 하는 플라즈마를 이용한 비등방성 식각이 이용될 수 있다.
캐퍼시터 형성 뒤에는 보호막(160), 제2 층간 절연막(140) 적층과 패터닝을 통한 캐퍼시터 콘택 홀의 형성, 금속층 적층과 패터닝을 통한 캐퍼시터 콘택과 캐퍼시터 플레이트 라인(150)의 형성이 이어진다.
본 발명에 따르면, FRAM의 캐퍼시터 하부 전극이 실린더형으로 형성되는 경우에도 캐퍼시터 상부 전극이 실린더 공간을 채울 충진막을 내포하므로 캐퍼시터 상부 전극의 상면이 평탄하게 형성된다. 따라서, 캐퍼시터 상부 전극과 캐퍼시터 플레이트 라인의 연결을 위한 콘택 형성이 용이하게 된다.
Claims (16)
- 실린더형 측벽과 상기 측벽으로 이루어지는 실린더를 하부에서 폐쇄하도록 형성된 저면을 가지는 캐퍼시터 하부 전극,상기 캐퍼시터 하부 전극의 내측면과 덮는 라이너부와, 상기 라이너부의 상단에서 상기 캐퍼시터 하부전극의 상단을 덮도록 외측으로 연장 형성되는 주연부를 가지는 강유전막,상기 강유전막의 상면과 맞닿도록, 상기 강유전막의 라이너부를 덮는 전극 라이너부와, 상기 전극 라이너부에서 외측으로 일정 폭 연장 형성되는 전극 주연부를 가지는 캐퍼시터 상부 제1 전극,상기 전극 라이너부에 의해 형성되는 움푹한 공간을 채우는 충진막,상기 충진막 상면과 상기 전극 주연부를 덮는 캐퍼시터 상부 제2 전극 및상기 캐퍼시터 상부 제2 전극 상부에 배치되되, 콘택플러그를 통하여 상기 캐퍼시터 상부 제2 전극과 전기적으로 접속하는 캐퍼시터 플레이트 라인을 구비하는 셀 캐퍼시터를 갖는 강유전체 메모리 장치.
- 삭제
- 제 1 항에 있어서,상기 캐퍼시터 하부 전극은 하부 콘택 플러그를 통해 하부의 MOS 트랜지스터 소오스 영역과 전기적으로 접속되는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 3 항에 있어서,상기 캐퍼시터 하부 전극과 상기 하부 콘택 플러그 사이에는 산소 베리어막이 더 개재되는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 1 항에 있어서,상기 하부 전극에도 주연부가 일정 폭 형성되어 상기 강유전막의 주연부, 상기 상부 제1 전극의 주연부 및 상기 상부 제2 전극과 서로 일치하는 외곽선을 가지는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 1 항에 있어서,상기 하부 전극은 상기 측벽 및 상기 저면만으로 이루어지고,상기 강유전막의 주연부는 인근 캐퍼시터의 강유전막 주연부와 연결되어 연속되며,상기 상부 제1 전극의 주연부는 상기 상부 제2 전극과 서로 일치하는 외곽선을 가지는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 1 항에 있어서,상기 하부 전극은 백금, 루테늄, 이리듐, 로듐, 오스뮴, 팔라듐 가운데 하나의 물질로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치.
- 삭제
- 제 1 항에 있어서,상기 충진막은 폴리실리콘, SOG 방식의 실리콘 산화막, CVD 텅스텐막 가운데 하나로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치.
- 도전 영역을 가지는 기판 위에 보조 절연막을 형성하는 단계,상기 보조 절연막을 패터닝하여 상기 도전 영역을 드러내는 캐퍼시터 홀을 형성하는 단계,상기 캐퍼시터 홀이 형성된 기판에 하부 전극층을 콘포말하게 형성하는 단계,강유전성 물질층을 상기 하부 전극층 위로 기판에 콘포말하게 형성하는 단계,상기 강유전성 물질층이 형성된 기판에 캐퍼시터 상부 제1 전극층을 콘포말하게 형성하는 단계,상기 상부 제1 전극층이 형성된 기판의 상기 캐퍼시터 홀 잔여 공간에 충진막을 채우는 단계,상기 충진막이 형성된 기판에 캐퍼시터 상부 제2 전극층을 형성하는 단계,상기 캐퍼시터 홀 및 주변 일정 폭을 포함하는 캐퍼시터 영역을 덮는 포토레지스트 패턴을 형성하는 단계,상기 포토레지스트 패턴을 식각 마스크로 식각을 실시하여 상기 상부 제1 전극층과 상부 제2 전극층을 패터닝하여 캐퍼시터의 상부 전극을 형성하는 단계,상기 상부전극이 형성된 기판에 층간절연막을 적층하고 패터닝하여 상기 상부 전극의 일부분을 드러내는 콘택 홀을 형성하는 단계 및금속층을 적층하고 패터닝하여 상기 콘택 홀을 채우는 콘택 플러그와 캐퍼시터 플레이트 라인을 형성하는 단계를 구비하는 강유전체 메모리 장치 형성방법.
- 제 10 항에 있어서,상기 하부 전극층을 형성하는 단계에 이어 CMP(Chemical Mechanical Polishing)를 실시하여 상기 보조 절연막을 드러내는 단계가 더 구비되는 것을 특징으로 하는 강유전체 메모리 장치 형성 방법.
- 제 10 항에 있어서,상기 충진막을 형성하는 단계는;상기 상부 제1 전극층이 형성된 기판의 상기 캐퍼시터 홀 잔여 공간에 수소 베리어막을 콘포말하게 형성하는 단계;상기 충진막층을 상기 캐퍼시터 홀 잔여 공간을 채우도록 충분히 적층하는단계,평탄화 식각을 통해 상기 충진막층과 상기 수소 베리어막을 식각하여 상기 캐퍼시터 홀 주변에 상기 상부 제1 전극층을 드러내는 단계를 구비하여 이루어지는 것을 특징으로 하는 강유전체 메모리 장치 형성 방법.
- 제 10 항에 있어서,상기 충진막을 형성하기 전에,상기 상부 제1 전극층이 형성된 기판에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치 형성방법.
- 제 10 항에 있어서,상기 상부 전극을 형성하는 단계에 이어 기판에 보호막을 형성하는 단계,상기 보호막 위로 층간 절연막을 적층하고 패터닝하여 상기 상부 전극의 일부를 드러내는 콘택 홀을 형성하는 단계,금속층을 적층하고 패터닝하여 상기 콘택 홀을 채우는 콘택 플러그와 캐퍼시터 플레이트 라인을 형성하는 단계를 더 구비하여 이루어지는 강유전체 메모리 장치 형성 방법.
- 제 10 항에 있어서,상기 캐퍼시터 홀을 형성하는 단계와 상기 하부 전극층을 형성하는 단계 사이에 산소 베리어층을 형성하는 단계가 더 구비되는 것을 특징으로 하는 강유전체 메모리 장치 형성 방법.
- 제 10 항에 있어서,상기 강유전성 물질막은 스퍼터링, CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 가운데 하나의 방법으로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치 형성 방법.
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