KR20020047253A - 배리어 구조물을 구비한 커패시터 전극의 제조 방법 - Google Patents

배리어 구조물을 구비한 커패시터 전극의 제조 방법 Download PDF

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Abstract

본 발명은 배리어 구조물(14.1)을 구비한 커패시터 전극(11)의 제조 방법에 관한 것이다. 상기 방법은 배리어 지지층(16)의 도입 및 CMP(chemical mechanical polishing) 프로세스의 적용에 의한 배리어 구조물(14.1)의 제조를 포함한다.

Description

배리어 구조물을 구비한 커패시터 전극의 제조 방법{Method for production of a capacitor electrode with a barrier structure}
집적도의 증가에 따라 집적 반도체 회로, 특히 메모리 회로에서 커패시터의 공간이 줄어든다. 그럼에도 불구하고 높은 커패시턴스를 가진 커패시터를 얻기 위해, 소위 고-ε-유전체를 커패시터 유전체로서 사용하는 것은 이미 공지되어 있다. 최근에는 강유전체를 커패시터 재료로 사용하는 비휘발성 메모리(FeRAM)를 개발하고 있다.
이러한 새로운 커패시터 재료는 일반적으로 비교적 높은 프로세스 온도에서 산소함유 프로세스 가스를 사용해서 제조되어야 한다. 산화 가능한 전극을 사용하는 경우(예컨대 폴리실리콘 또는 텅스텐), 이것은 전극의 산화 및 그로 인해 야기되는 커패시터의 커패시턴스 저하를 야기한다. 따라서, 예컨대 Pt, Ir, Ru와 같은 새로운 불활성 전극 재료가 사용되어야 한다.
이러한 전극 재료를 사용하는 경우, 산소가 화학적으로 안정한 전극을 통해 확산된 다음, 실리콘 기판에서 높은 옴의 블로킹 산화막을 형성한다는 문제점이 있다. 이것을 막기 위해, 전극과 기판 사이에 배리어가 배치된다.
상기 배리어 및 그 위에 배치된 커패시터 하부 전극(bottom-electrode)은 통상적으로 여러 번의 적합한 포토리소그래피 및 에칭 프로세스에 의해 제조된다.
미국 특허 제 5,366,920호에는 박막 커패시터의 제조 방법이 공지되어 있다. 배리어 및 하부 전극이 포토리소그래피 및 에칭 프로세스에 의해 제조되지 않고, 기판 상에 절연층이 디포짓되며 상기 절연층 내에 개구가 형성된다. 그리고 나서, 상기 개구가 배리어층, 전극층 및 부가 층의 디포짓에 의해 채워진다. 이로 인해, 절연층의 개구 내에서 층 마다 커패시터가 형성된다.
본 발명은 집적 반도체 회로에서 배리어 구조물을 구비한 커패시터 전극의 제조 방법에 관한 것이다.
도 1은 스위칭 트랜지스터 및 고-ε- 또는 강유전 스택 커패시터를 구비한 DRAM 메모리 셀의 구성을 나타낸 단면도.
도 2A-D는 본 발명의 제 1 실시예에 따른 매립 배리어 구조물의 제조를 설명하기 위한 단면도.
도 3A-B는 배리어 구조물 위에 커패시터 전극을 제조하기 위한 제 1 방법을 설명하기 위한 단면도.
도 4A-D는 배리어 구조물 위에 커패시터 전극을 제조하기 위한 제 2 방법을 설명하기 위한 단면도.
도 5A-E는 본 발명의 제 2 실시예에 따른 매립 배리어 구조물의 제조를 설명하기 위한 단면도.
도 6A-E는 본 발명의 제 3 실시예에 따른 매립 배리어 구조물 및 그 위에 배치된 커패시터 전극의 제조를 설명하기 위한 단면도.
본 발명의 목적은 간단하고 확실하게 수행될 수 있는, 배리어 구조물을 구비한 커패시터 전극의 제조 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라 청구항 제 1항 및 제 4항의 특징에 의해 달성된다.
본 발명의 중요한 관점은 배리어 구조물의 제조를 위해 CMP(chemical mechanical polishing)-평탄화 단계가 사용된다는 것이다. CMP는 반도체 기술에서 간단히 수행될 수 있는 프로세스 단계이다.
청구항 제 1항에 따른 본 발명의 제 1 관점에 따라, CMP 공정은 배리어 지지층 및 그 안에 있는 배리어 구조물의 표면을 평탄화하기 위해 사용된다. 평탄화된 표면은 나중에 형성될 커패시터 전극에 대한 베이스로서 사용된다.
바람직하게는 커패시터 전극을 형성하기 위해, 전극 지지층이 평탄화된 배리어 지지층 위에 디포짓되고, 리소그래피 마스킹 및 에칭 단계에 의해 배리어 구조물을 노출시키는 전극 패터닝 홀이 전극 지지층 내에 형성된다. 그 다음에, 전극 패터닝 홀을 채우는 전극 재료 층이 전극 패터닝 홀 내에 및 주위에 디포짓된다. 그리고 나서, 커패시터 전극이 CMP에 의해 전극 재료층으로부터 형성된다.
따라서, "매립된" 배리어 구조물의 제조를 위해 그리고 (하부) 커패시터 전극의 제조를 위해, CMP-평탄화 단계가 사용될 수 있다. 물론, 커패시터 전극의 형성을 위해 공지된 방식으로 층 디포짓 단계 및 리소그래피 마스킹 및 에칭 단계가 사용될 수도 있다.
청구항 제 4항에 따른 본 발명의 제 2 관점에 따라, 배리어 지지층 내에 배리어 패터닝 홀이 형성되고, 배리어 층이 배리어 패터닝 홀 내에 및 주위에 디포짓되며, CMP 평탄화에 의해 배리어 층으로부터 배리어 구조물이 형성된다. 본 발명의 제 1 관점과는 달리, 상기 공정에서는 CMP 평탄화 단계가 배리어 층의 (래터럴) 패터닝을 위해 직접 사용된다.
제 1 변형예에 따라, 배리어 층의 디포짓은 배리어 패터닝 홀이 완전히 채워지도록 이루어질 수 있다. 후속하는 CMP 평탄화 단계에 의해, 배리어 구조물을 가진 배리어 지지층은 이미 설명한 방식으로 후속하는 커패시터 전극 형성을 위한 베이스로서 사용될 수 있는 평탄한 표면을 얻는다.
제 2 변형예에서 배리어 층의 디포짓은 홀의 바닥 및 벽이 리세스를 유지하면서 커버링되도록 이루어진다. 상기 배리어 층 위에 전극 재료층이 디포짓된다. 후속하는 배리어 층의 CMP 패터닝에서 동시에 그 위에 놓인 전극 재료 층으로부터커패시터 전극이 형성된다. 이 실시예에서는 전체적으로 단 하나의 포토리소그래피 단계로만 이루어짐으로써, 전체 프로세스가 매우 저렴하고 시간 절감 방식으로 수행되는 것이 바람직하다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1에 따라 예컨대 p-도핑된 Si-반도체 기판(1)상에 통상의 플레이너 기술적 방법(층 디포짓, 리소그래피 및 에칭 기술을 사용한 층 패터닝, 층 도핑)에 의해 N-채널 MOS 트랜지스터가 형성된다. n+-도핑된 드레인 영역(2)은 그 사이에 놓인, 기판 재료로 이루어진 채널(4)에 의해 n+-도핑된 소오스 영역(3)으로부터 분리된다. 채널(4)의 상부에는 얇은 게이트 산화물 층(5)이 배치된다. 게이트 산화물 층(5)상에는 게이트 전극(6)이 제공된다.
전술한 MOS 트랜지스터(2, 3, 4, 5, 6)의 상부에는 커버링 산화물 층(7)이 디포짓된다. 상기 산화물 층(7)은 콘택 홀(8)을 포함한다. 콘택 홀(8)은 폴리 실리콘으로 이루어진 전기 접속 구조물(9)(소위 "플러그")로 채워진다.
도시된 구조물의 구성 및 제조 방법은 공지되어 있다. 여기에 도시된 MOS 트랜지스터(2, 3, 4, 5, 6) 대신에, 다른 모놀리식 반도체 기능 소자가 제공될 수도 있다.
커버링 산화물 층(7)의 상부에는 커패시터(10)가 구현된다.
커패시터는 하부 전극(11)(소위 "bottom electrode), 상부 전극(12) 및 그 사이에 고-ε-유전체/강유전체(13)를 포함한다.
고-ε-유전체/강유전체(13)는 예컨대 Pb(Zr,Ti)O3[PZT], SrBi2ta2O9[SBT], SrTiO3[ST] 및/또는 (Ba,Sr)TiO3[BST]로 이루어지거나 또는 다른 새로운 회티탄석(퍼로브스카이트) 재료로 이루어질 수 있다. 이것은 통상적으로 MOD(metal organic deposition), MOCVD(metal organic chemical vapour depositon) 프로세스 또는 스퍼터링 프로세스에 의해 디포짓된다.
고-ε-유전체/강유전체(13)의 디포짓 후에, 이것은 산소 함유 분유기에서 고온으로 템퍼링되어야 한다("컨디셔닝"). 고-ε-유전체/강유전체(13)와 전극(11, 12)의 바람직하지 않은 반응을 피하기 위해, 이것은 Pt(또는 다른 높은 내열성 및 불활성 재료)로 제조된다. 또한, 접속 구조물(9)의 보호를 위해 (도 1에 도시되지 않은) 하부에 배치된 콘택층을 가진 배리어 구조물(14)이 하부 Pt-전극(11)의 하부에 제공된다.
배리어 구조물의 제조를 위한, 본 발명에 따른 제 1 실시예가 도 2A-D에 도시된다. 전술한 도면에서와 동일한 또는 동등한 부분은 동일한 도면 부호로 표시된다.
TEOS-커버링 산화물 층(7) 위에 제 1 콘택층(15.1'), 제 2 콘택층(15.2') 및 배리어 층(14')이 디포짓된다. 제 1 콘택층(15.1')은 5 내지 50 nm, 바람직하게는 10 nm 두께의 Ti로 이루어질 수 있고, 제 2 콘택층(15.2')은 10 내지 250 nm, 바람직하게는 약 50 nm 두께의 Ir로 이루어질 수 있으며, 배리어 층(14')은 20 내지 250 nm, 바람직하게는 약 100 nm 두께의 IrO2로 이루어질 수 있다. Ti- 및 Ir-콘택층(15.1', 15,2')은 접속 구조물(9)에 대한 양호한 전기 콘택을 위해 사용되고, IrO2-배리어 층(14')은 전술한 확산 방지를 수행한다.
3개의 층(15.1', 15.2', 14')은 이온 에칭에 의해 공통으로 패터닝된다. 이로 인해, 배리어 구조물(14.1), Ir-콘택층 구조물(15.2) 및 Ti-콘택층 구조물(15.1)이 형성된다. 구조물 폭은 서브-㎛-범위 내에 놓일 수 있다.
도 2C에 따라 다음 단계에서 배리어 지지층(16)이 디포짓된다. 상기 층으로는 예컨대 TEOS-산화물 층이 사용될 수 있다. 디포짓을 위해, CVD(chemical vapour deposition)-프로세스가 사용될 수 있다. 배리어 지지층(16)의 두께는 매립될 배리어 구조물(14.1)의 두께에 의존하며 200 내지 1500 nm 일 수 있다.
배리어 지지층(16)은 CMP에 의해 재폴리싱된다. 폴리싱 공정은 IrO2-배리어 구조물(14.1)의 표면 상에서 중단될 수 있다. CMP-평탄화 시에, 탁월한 평탄성을 가진 배리어 지지층(16) 및 배리어 구조물(14.1)의 표면이 형성된다.
하부 커패시터 전극(11)을 구현하기 위한 제 1 방법은 도 3A-B에 도시된다. 예컨대 PVD(physical vapour deposition)에 의해 전극 층(11')이 배리어 지지층(16) 및 그 안에 놓인 배리어 구조물(14.1)의 평탄화된 표면 상에 제공된다. Pt-전극층(11')은 50 nm 내지 400 nm의 두께를 가질 수 있다.
이온 에칭에 의해 Pt-전극층(11')으로부터 하부 커패시터 전극(11)이 형성된다(참고: 도 3B).
Pt가 TEOS 배리어 지지층(16)상에 양호하게 접착되지 않기 때문에, Pt-전극층(11')의 디포짓 전에, 얇은 (5 내지 50 nm) IrO2-층(도시되지 않음)이 접착층으로 디포짓될 수 있다.
하부 커패시터 전극(11)을 제조하기 위한 제 2 방법은 도 4A-D를 참고로 설명된다. 이 경우에는 (배리어 구조물(14.1)을 가진) 배리어 지지층(16)의 평탄화된 표면 상에 전극 지지층(17')이 형성된다. 전극 지지층(17')은 TEOS-층일 수 있다. 그 층 두께는 하부 커패시터 전극(11)의 소정 두께에 상응한다. 즉, 바람직하게는 50 내지 400 nm 이다.
도 4B에 따라 전극 지지층(17')이 리소그래피 및 에칭 단계에 의해 패터닝된다. 이렇게 형성된 전극 패터닝 홀(18)의 바닥에서 배리어 구조물(14.1)의 상부면이 노출된다.
다음 단계에서 전체 표면에 Pt-전극층이 PVD, CVD 또는 백금 도금 공정에 의해 디포짓된다. 따라서, 전극 패터닝 홀(18)은 전극 재료(Pt)로 완전히 채워진다.
후속해서, Pt-전극층이 CMP에 의해 재폴리싱된다. 이 때, 패터닝된 전극 지지층(17')은 스톱층으로 사용될 수 있다. 완전히 패터닝된 커패시터 전극(11)을 가진 도 4C에 도시된 장치가 얻어진다.
끝으로, 도 4D에 따라 패터닝된 전극 지지층(17')은 습식 화학적 방식으로 제거된다. 따라서, 전술한 방법으로 제조된 하부 커패시터 전극(11)이 남는다.
2가지 경우(도 3A-B 또는 도 4A-D), 후속하는 프로세스 단계에서 고-ε-유전체/강유전체 층(13) 및 상부 커패시터 전극(12)이 제공된다.
본 발명에 따른 제 2 실시예는 도 5A-E에 도시된다. 출발점은 폴리실리콘 접속 구조물(9)을 가진 평탄화된 커버링 산화물 층(7)이다. 도 5A에 따라 먼저 폴리실리콘 접속 구조물(9)이 선택적으로 에치-백 된다. 여기서, 약 50 내지 100 nm의 깊이를 가진 리세스(19)가 형성된다.
다음 단계에서, 얇은 제 1 콘택층(예컨대, Ti로, 두께 5 내지 50 nm) 및 그 위에 제 2의 두꺼운 콘택층(예컨대, Ir로, 두께 약 50 내지 250 nm)이 전체 표면에디포짓된다. 콘택층의 디포짓은, 리세스(19)가 제 1 콘택층의 디포짓 후에야 부분적으로 채워지고 제 2 콘택층의 디포짓에 의해 완전히 채워지도록 제어된다. 2개의 콘택층은 CMP에 의해 재폴리싱된다. 이 경우, 스톱층으로서 커버링 산화물 층(7)이 사용된다. 전체적으로 평탄한 표면이 형성되고, 감소된 접속 구조물(9)의 상부에는 Ti로 이루어진 포트형 제 1 콘택층 구조물(15.1a)이 구현되고, 상기 접속 구조물의 내부에는 예컨대, Ir로 이루어진 제 2 콘택층 구조물(15.2a)가 구현된다.
그리고 나서, 배리어 지지층이 형성되고, 도 5C에 따라 패터닝된다(참고: 도면 부호 16a). 패터닝은 포토리소그래피 및 에칭 프로세스에 의해 이루어진다. 이렇게 형성된 배리어 패터닝 홀(20)의 바닥은 적어도 부분적으로 콘택층 구조물(15.1a 및 15.2a)로 형성된다.
다음 단계에서, 배리어 재료(예컨대, IrO2)로 이루어진 층(14a')이 디포짓된다(참고: 도 5D).
배리어 층(14a')은 후속해서 CMP에 의해 재폴리싱된다. 이 때, 스톱층으로는 배리어 지지층(16a)이 사용될 수 있다. 도 5E는 평탄화된 배리어 지지층(16a) 및 그 안에 있는 배리어 구조물(14.1a)을 도시한다.
하부 Pt-커패시터 전극(11)의 디포짓 및 패터닝은 도 3A-B 또는 도 4A-D에 도시된 방식으로 수행될 수 있다.
하부 커패시터 전극 및 그 아래 놓인 배리어 구조물을 형성하기 위한 제 3 실시예가 도 6A-E를 참고로 설명된다.
출발점은 도 5A를 참고로 이미 설명된 도 6A의 구조물이다. 후속하는 프로세스 단계(콘택 층의 디포짓 및 CMP-평탄화)는 도 5B를 참고로 이미 설명된 프로세스 단계와 동일하다. 도 6B에 도시된 구성이 얻어진다.
도 6B에 도시된 평탄화된 구조물 상에 (제 2 실시예와 유사하게) 배리어 지지층(16b)이 제공된다. 배리어 지지층(16b)은 TEOS 산화물 층일 수 있다. 배리어 지지층(16b)은 포토리소그래피 및 에칭 공정에 의해 패터닝된다. 여기서 형성되는 패터닝 홀(20b)의 구조물 폭은 하부 커패시터 전극의 소정 래터럴 크기에 상응한다. 즉, 패터닝 홀(20a)의 구조물 폭 보다 클 수 있다.
후속해서, 도 6D에 따라 먼저 배리어 층(14b')이 도 6C에 도시된 구조물 위에 디포짓된다. 배리어 층(14b')은 재차 IrO2로 이루어지고 배리어 패터닝 홀(20b)의 바닥 및 측벽을 코팅할 수 있다. 그리고 나서, 배리어 층(14b')상에 전극 재료(예컨대, Pt)로 이루어진 얇은 층(11b')이 디포짓된다. 그 층 두께는 대략 50 nm일 수 있다. 전극 재료 층(11b')의 낮은 두께로 인해, 배리어 패터닝 홀(20b)이 완전히 채워지지 않는다.
후속해서, 2개의 층, 즉 전극 재료 층(11b') 및 배리어 층(14b')이 CMP에 의해 재폴리싱된다. 스톱층으로는 배리어 지지층(16b)이 사용될 수 있다. CMP-프로세스는 1단계 프로세스로서 또는 2단계 프로세스로서 수행될 수 있다. 1단계 프로세스 제어의 경우에 두 층(11b', 14b')의 폴리싱을 위해 동일한 폴리싱제("슬러리")가 사용된다.
평탄화 단계 후에 얻어지는 구조물은 도 6E에 도시된다. 배리어 층(14b')으로 형성된 배리어 구조물(14.1b)는 전극 재료층(11b')로 형성된 하부 커패시터 전극(11b)과 마찬가지로 포트 형상을 갖는다. 커패시터 전극(11b)의 표면은 처음 2개의 실시예에서 커패시터 전극(11)의 표면에 대략 상응하므로 충분히 크다.
다음 단계에서, 커패시터 유전체/강유전체(13)를 제조하기 위한 강유전/유전 층이 디포짓되고 상부 커패시터 전극(12)이 부가의 층 형성 및 패터닝 프로세스에 의해 제조된다.
제 3 실시예에서 설명된 프로세스 과정의 장점은 전체적으로 단 하나의 리소그래피/에칭 단계가 필요하다는 것이다. 이러한 이유 때문에, 상기 프로세스는 저렴하며 시간 절감 방식으로 수행될 수 있다.
모든 실시예에서 상부 콘택층 구조물(15,2, 15.2a)에는 Ir 외에 다른 재료, 예컨대 Ru, Pd, Re, Os, Rh, Pt, W, Ta, Hf, La, Mo, Nb 및 이들의 합금이 사용될 수 있다. 하부 콘택층 구조물(15.1, 15.1a)에는 Ti 외에 Cr, V, Co, Ni 또는 그 규화물이 사용될 수 있다. 배리어 층(14', 14a', 14b)은 IrO2외에, 상부 콘택층 구조물을 위해 언급된 재료의 도전 산화물로 이루질 수 있다. 전극 재료 층(11')에는 Pt 외에 Ir, Ru, Re 및 이 재료들의 합금, 그 산화물 및 스트론튬-루테늄 산화물(SrRuO3) 타입의 3원 산화물이 사용될 수 있다.
모든 실시예에서 공통적으로, 배리어 구조물(14.1, 14.1a, 14.1b)의 제조 시에 CMP의 적용은 프로세스 제어를 간소화할 뿐만 아니라 배리어 구조물(14,1,14,1a, 14,1b)의 열 안정성을 높인다.

Claims (12)

  1. 배리어 구조물을 구비한 커패시터 전극의 제조 방법으로서,
    - 반도체 기판(1, 7)상에 배리어 층(14')이 디포짓되고,
    - 상기 배리어 층(14')으로부터 리소그래피 마스킹 및 에칭 단계에 의해 배리어 구조물(14.1)이 형성되며,
    - 상기 배리어 구조물(14.1) 및 둘레 영역을 커버하는 배리어 지지층(16)이 디포짓되고,
    - 상기 배리어 구조물(14.1)이 노출될 때까지, 상기 배리어 지지층(16)이 CMP에 의해 제거되며,
    - 상기 커패시터 전극(11)이 배리어 구조물(14.1) 위에 형성되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 커패시터 전극(11)을 형성하기 위해,
    - 전극 지지층(17')이 평탄화된 배리어 지지층(16) 위에 디포짓되고,
    - 리소그래피 마스킹 및 에칭 단계에 의해 배리어 구조물(14.1)을 노출시키는 전극 패터닝 홀(18)이 전극 지지층(17')에 형성되며,
    - 상기 전극 패터닝 홀(18)을 완전히 채우는 전극 재료층이 상기 전극 패터닝 홀(18) 내에 및 둘레에 디포짓되고,
    - 상기 커패시터 전극(11)은 CMP에 의해 전극 재료층으로부터 형성되는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서,
    상기 커패시터 전극(11)을 형성하기 위해,
    - 전극 재료층(11')이 평탄화된 배리어 지지층(16) 위에 디포짓되고,
    - 리소그래피 마스킹 및 에칭 단계에 의해 전극 재료층(11')으로부터 상기 커패시터 전극(11)이 형성되는 것을 특징으로 하는 방법.
  4. 배리어 구조물을 구비한 커패시터 전극의 제조 방법으로서,
    - 반도체 기판(1, 7)상에 배리어 지지층(16a, 16b)이 디포짓되고,
    - 리소그래피 마스킹 및 에칭 단계에 의해 배리어 패터닝 홀(20a, 20b)이 배리어 지지층(16a, 16b)에 형성되며,
    - 배리어 층(14a', 14b')이 배리어 패터닝 홀(20a, 20b) 내에 및 둘레에 디포짓되고,
    - 배리어 구조물(14.1a, 14.1b)이 CMP 평탄화에 의해 배리어 층(14a', 14b)로부터 형성되며,
    - 상기 커패시터 전극(11, 11b)이 형성되는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    상기 배리어 층(14a')의 디포짓 시에 배리어 패터닝 홀(20a)이 완전히 채워지는 것을 특징으로 하는 방법.
  6. 제 5항에 있어서,
    상기 커패시터 전극(11)을 형성하기 위해,
    - 전극 지지층(17')이 평탄화된 배리어 지지층 위에 디포짓되고,
    - 리소그래피 마스킹 및 에칭 단계에 의해 배리어 구조물(14.1a)를 노출시키는 전극 패터닝 홀(18)이 전극 지지층(17')에 형성되며,
    -상기 전극 패터닝 홀(18)을 완전히 채우는 전극 재료층이 전극 패터닝 홀(18) 내에 및 둘레에 형성되고,
    - 상기 커패시터 전극(11)이 CMP에 의해 전극 재료층으로부터 형성되는 것을 특징으로 하는 방법.
  7. 제 5항에 있어서,
    상기 커패시터 전극(11)을 형성하기 위해,
    -전극 재료층(11')이 평탄화된 배리어 지지층(16a) 위에 디포짓되고,
    - 리소그래피 마스킹 및 에칭 단계에 의해 전극 재료층(11')으로부터 커패시터 전극(11)이 형성되는 것을 특징으로 하는 방법.
  8. 제 4항에 있어서,
    - 상기 배리어층(14b')이 리세스를 포함하면서 배리어 패터닝 홀(20b)의 바닥 및 벽을 커버하고,
    - 상기 배리어 층(14b') 위에 전극 재료층(11b')이 디포짓되며,
    - CMP 평탄화 시에 그 위에 놓인 전극 재료층(11b')으로부터 커패시터 전극(11b)이 형성되는 것을 특징으로 하는 방법.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    - 2개의 콘택층을 포함하는 층 시퀀스로부터 배리어 구조물(14.1, 14.1a, 14.1b) 하부에 배치된 콘택층 구조물(15.1, 15.1a; 15.2, 15.2a)이 형성되는 것을 특징으로 하는 방법.
  10. 제 9항에 있어서,
    - 콘택층 구조물(15.1, 15.1a; 15.2, 15.2a)의 상부층(15.2, 15.2a)이 Ir로 및/또는 콘택층 구조물(15.1, 15.1a; 15.2, 15.2a)의 하부층(15.1, 15.1a)이 Ti로 이루어지는 것을 특징으로 하는 방법.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서,
    상기 배리어 층(14', 14a', 14b')이 IrO2로 이루어지는 것을 특징으로 하는 방법.
  12. 제 1항 내지 제 11항 중 어느 한 항에 있어서,
    상기 전극 재료층(11')이 Pt로 이루어지는 것을 특징으로 하는 방법.
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