WO2001029885A2 - Verfahren zur herstellung einer kondensator-elektrode mit barrierestruktur - Google Patents

Verfahren zur herstellung einer kondensator-elektrode mit barrierestruktur Download PDF

Info

Publication number
WO2001029885A2
WO2001029885A2 PCT/DE2000/003662 DE0003662W WO0129885A2 WO 2001029885 A2 WO2001029885 A2 WO 2001029885A2 DE 0003662 W DE0003662 W DE 0003662W WO 0129885 A2 WO0129885 A2 WO 0129885A2
Authority
WO
WIPO (PCT)
Prior art keywords
layer
barrier
electrode
capacitor electrode
deposited
Prior art date
Application number
PCT/DE2000/003662
Other languages
English (en)
French (fr)
Other versions
WO2001029885A3 (de
Inventor
Gerhard Beitel
Annette SÄNGER
Igor Kasko
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to JP2001531134A priority Critical patent/JP3964206B2/ja
Priority to EP00983035A priority patent/EP1222684A2/de
Publication of WO2001029885A2 publication Critical patent/WO2001029885A2/de
Publication of WO2001029885A3 publication Critical patent/WO2001029885A3/de
Priority to US10/127,618 priority patent/US6686265B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Definitions

  • the invention relates to a method for producing a capacitor electrode with an underlying barrier structure in an integrated semiconductor circuit.
  • novel capacitor materials usually have to be produced at relatively high process temperatures and using an oxygen-containing process gas. If an oxidizable electrode (for example made of polysilicon or tungsten) were used, this would lead to oxidation of the electrode and a resulting reduction in the capacitance of the capacitor. Novel, inert electrode materials, e.g. Pt, Ir, Ru, can be used.
  • One problem with the use of such electrode materials is that the oxygen diffuses through the chemically stable electrode and then builds up a high-resistance barrier oxide layer on the silicon substrate. To prevent this, a barrier is used, which is arranged between the electrode and the substrate.
  • the manufacture of the barrier and the lower electrode (bottom electrode) of the condenser arranged above it sators usually takes place through multiple execution of suitable photolithography and etching processes.
  • U.S. Patent 5,366,920 describes a process for producing a thin-film capacitor.
  • the barrier and the lower electrode are not produced by a photolithography and etching process, but an insulation layer is deposited on the substrate, in which an opening is made.
  • the opening is then filled by depositing a barrier layer, an electrode layer, and further layers. In this way, the capacitor is built up layer by layer in the opening of the insulation layer.
  • the invention is based on the object of specifying a method for producing a capacitor electrode with a barrier structure arranged underneath which can be carried out simply and reliably.
  • An essential aspect of the invention is that a CMP (chemical mechanical polishing) planarization step is used to produce the barrier structure.
  • the CMP is an easily executable process step.
  • the CMP process is used to generate a planarized surface of the barrier interlayer and the barrier structure embedded therein.
  • the planarized surface is then used as a base for the capacitor electrode to be built up subsequently.
  • An electrode interlayer is preferably placed over the planarized bar to form the capacitor electrode.
  • Barrier structure-inlay layer is deposited and an electrode structuring hole exposing the barrier structure in the electrode-inlay layer is produced by a lithographic masking and etching step. Then a layer of electrode material filling the electrode structuring hole is deposited in and around the electrode structuring hole, and finally the capacitor electrode is formed out of the electrode material layer by CMP.
  • CMP planarization steps can therefore be used both for producing the “buried” barrier structure and for producing the (lower) capacitor electrode.
  • a layer deposition step and a lithographic mask and etching step are used to form the capacitor electrode in a manner known per se.
  • a barrier structuring hole is created in a barrier incorporation layer, a barrier layer is deposited in and around the barrier structuring hole and a barrier structure is formed out of the barrier layer by means of CMP planarization.
  • the CMP planarization step is used directly for the (lateral) structuring of the barrier layer.
  • the barrier layer can be deposited in such a way that the barrier structuring hole is completely filled.
  • the barrier structure incorporation layer with an embedded barrier structure is then given a flat surface, which in the manner already described can serve as a base for the subsequent construction of the capacitor electrode.
  • the barrier layer is deposited in such a way that the bottom and wall of the hole are lined while maintaining a depression.
  • a layer of electrode material is deposited over the barrier layer.
  • the capacitor electrode is simultaneously formed from the overlying electrode material layer.
  • FIG. 1 shows the structure of a DRAM memory cell with switching transistor and high- ⁇ or ferroelectric stack capacitor in a schematic manner
  • 2A-D are schematic sectional views for explaining the production of a buried barrier structure according to a first exemplary embodiment of the invention
  • 3A-B are schematic sectional views for explaining a first possibility of producing a capacitor electrode over the barrier structure
  • 4A-D are schematic sectional views for explaining a second possibility of producing a capacitor electrode over the barrier structure
  • 5A-E are schematic sectional views for explaining the production of a buried barrier structure according to a second exemplary embodiment of the invention.
  • 6A-E are schematic sectional illustrations for explaining the production of a buried barrier structure with a capacitor electrode arranged above it, according to a third exemplary embodiment of the FIG.
  • n + -doped drain region 2 is separated from an n + -doped source region 3 via an intermediate channel 4 made of substrate material.
  • a thin gate oxide layer 5 lies above the channel 4.
  • a gate electrode 6 is attached to the gate oxide layer 5.
  • a cover oxide layer 7 is deposited, which comprises a contact hole 8.
  • the contact hole 8 is filled with an electrical connection structure 9 (so-called “plug”) consisting of polysilicon.
  • a capacitor 10 is implemented above the cover oxide layer 7.
  • the capacitor has a lower electrode 11 (so-called “bottom electrode”), an upper electrode 12 and, in between, a high- ⁇ dielectric / ferroelectric 13.
  • the high ⁇ dielectric / ferroelectric 13 can be made, for example, from Pb (Zr, Ti) 0 3 [PZT], SrBi 2 Ta 2 0 9 [SBT], SrTi0 3 [ST] and / or (Ba, Sr) Ti0 3 [ BST] or other new perovskite materials. It is usually deposited using a MOD (metal organic deposition), a MOCVD (metal organic chemical vapor decomposition) process or a sputtering process.
  • MOD metal organic deposition
  • MOCVD metal organic chemical vapor decomposition
  • the high- ⁇ dielectric / ferroelectric 13 After the high- ⁇ dielectric / ferroelectric 13 has been deposited, it must be annealed ("conditioned") in an oxygen-containing atmosphere at high temperatures. In order to avoid an undesired reaction of the high ⁇ dielectric / ferroelectric 13 with the electrodes 11, 12, these are made of Pt (or another sufficiently temperature-stable and inert material). In addition, a continuous barrier structure 14 with contact layers (not shown in FIG. 1) arranged below the barrier structure 14 is provided to protect the connection structure 9 below the lower Pt electrode 11.
  • FIGS. 2A-D A first exemplary embodiment according to the invention for producing a barrier structure is illustrated in FIGS. 2A-D.
  • the same or comparable parts as in the previous figure are identified by the same reference numerals.
  • the three layers 15.1 ', 15.2' and 14 ' are structured together by ion etching.
  • a barrier structure 14.1 and an Ir contact layer structure 15.2 and a Ti contact layer structure 15.1 are formed.
  • the structure width can be in the sub- ⁇ m range.
  • a barrier interlayer 16 is deposited in a next step.
  • This can be, for example, a TEOS oxide layer.
  • a CVD (chemical vapor deposition) process can be used for the deposition.
  • the thickness of the barrier embedding layer 16 depends on the thickness of the barrier structure 14.1 to be buried and can be between 200 and 1500 nm
  • the barrier interlayer 16 is now polished back by means of CMP.
  • the polishing process can be stopped on the surface of the Ir0 2 barrier structure 14.1.
  • a surface of the barrier interlayer 16 and the barrier structure 14.1 of excellent planarity is produced.
  • FIGS. 3A-B A first possibility for realizing the lower capacitor electrode 11 is shown in FIGS. 3A-B.
  • PVD physical vapor deposition
  • Electrode layer 11 ' is applied to the planarized surface of the barrier embedding layer 16 and the barrier structure 14.1 stored therein.
  • the Pt electrode layer 11 'can have a thickness of 50 nm to 400 nm.
  • the lower capacitor electrode 11 is formed from the Pt electrode layer 11 ′ by ion etching (see FIG. 3B).
  • the Pt electrode layer 11 ' can be a thin (5 to 50 nm) Ir0 2 layer (not shown) can be deposited as an adhesive layer.
  • an electrode insertion layer 17 ′ is produced on the planarized surface of the barrier insertion layer 16 (with an inserted barrier structure 14.1).
  • the electrode interlayer 17 ' may also be a TEOS layer. Your layer thickness corresponds to the desired one
  • the electrode insertion layer 17 ' is structured by a lithography and etching step.
  • the top of the barrier structure 14.1 is exposed at the bottom of the electrode structuring hole 18 produced in the process.
  • the entire surface of the Pt electrode layer is deposited using a PVD, CVD or platinization process.
  • the electrode structuring hole 18 is completely filled with electrode material (Pt).
  • the Pt electrode layer is polished back using CMP.
  • the arrangement shown in FIG. 4C with a fully structured capacitor electrode 11 results.
  • the structured electrode interlayer 17 ′ is removed by wet chemical means.
  • the lower capacitor electrode 11 produced in the manner described remains.
  • FIGS. 5A-E A second exemplary embodiment according to the invention is shown in FIGS. 5A-E.
  • the starting point is again a planarized cover oxide layer 7 with a polysilicon connection structure 9.
  • the polysilicon connection structure 9 is first etched back selectively. This creates a recess 19, the depth of which is approximately 50 to 100 nm.
  • a thin first contact layer for example made of Ti, thickness 5 to 50 nm
  • a second thicker contact layer for example made of Ir, thickness about 50 to 250 nm
  • the deposition of the contact layers is controlled so that the recess 19 is only partially filled after the deposition of the first contact layer and is completely filled up by the deposition of the second contact layer.
  • the two contact layers are then polished back using CMP.
  • the cover oxide layer 7 serves as the stop layer.
  • a planar surface is formed over the entire surface, a pot-like first contact layer structure 15.1a made of Ti above the reduced connection structure 9 and a second contact layer structure 15.2a made of e.g. I realized.
  • a barrier interlayer is then produced and structured in accordance with the illustration shown in FIG. 5C, see reference numeral 16a.
  • the structuring takes place through photolithographic and etching processes.
  • the bottom of the barrier structuring hole 20 created here is at least partially formed by the contact layer structures 15.1a and 15.2a.
  • a whole-area layer 14a 'made of barrier material (for example IrO 2 ) is deposited, see FIG. 5D.
  • the barrier layer 14a 1 is then polished back by means of CMP, it being possible for the barrier layer 16a to be used as the stop layer.
  • 5E shows the planarized barrier embedding layer 16a with the barrier structure 14.1a mounted therein.
  • the deposition and structuring of the lower Pt capacitor electrode 11 can again be carried out either in accordance with FIGS. 3A-B or in the manner shown in FIGS. 4A-D.
  • FIGS. 6A-E A third exemplary embodiment for producing a lower capacitor electrode with an underlying barrier structure is explained with reference to FIGS. 6A-E.
  • the starting point is the structure of FIG. 6A already explained with reference to FIG. 5A.
  • the next process step (deposition of the contact layers and CMP planarization) are also identical to the process steps already described in connection with FIG. 5B.
  • the structure shown in FIG. 6B results.
  • a barrier-embedding layer 16b is applied to the planarized structure shown in FIG. 6B (still analogous to the second exemplary embodiment).
  • the barrier interlayer 16b can in turn be a TEOS oxide layer.
  • the barrier interlayer 16b is now structured by photolithography and etching.
  • the structure width of the structuring hole 20b created in this way corresponds to the desired lateral dimension of the lower capacitor electrode, i.e. can be larger than the structure width of the structuring hole 20a.
  • a barrier layer 14b ' is first deposited over the entire surface of the structure shown in FIG. 6C.
  • the barrier layer 14b ' can in turn consist of Ir0 2 and coats the floor and the Sidewalls of the Bamere structure hole 20b.
  • a thin layer 11b 'of electrode material (for example Pt) is then deposited on the barrier layer 14b'.
  • Their layer thickness can be approximately 50 nm. Due to the small thickness of the electrode material layer 11b ', the barrier structuring hole 20b is not completely filled.
  • both layers i.e. the electrode material layer 11b 'and the barrier layer 14b' are polished back by means of CMP.
  • the barrier interlayer 16b can in turn be used as the stop layer.
  • the CMP process can be carried out either as a one-step process or as a two-step process. In the case of a one-stage process control, the same polishing agent ("slurry") is used for the polishing of the two layers 11b 'and 14b'.
  • the structure resulting from the planarization step is shown in FIG. 6E.
  • the barrier structure 14.1b formed from the barrier layer 14b 'as well as the lower capacitor electrode 11b formed from the electrode material layer 11b' have the shape of a pot.
  • the area of the capacitor electrode 11b can approximately correspond to the area of the capacitor electrode 11m in the first two exemplary embodiments and is therefore sufficiently large.
  • the ferroelectric / dielectric layer for producing the capacitor dielectric / ferroelectric 13 is deposited and finally the upper capacitor electrode 12 is manufactured by a further layer generation and structuring process.
  • An advantage of the process flow described in the third exemplary embodiment is that, overall, only a single lithograph / etching step is required. For this reason, the process is extremely inexpensive and time-saving.
  • other materials such as Ru, Pd, Re, Os, Rh, Pt, W, Ta, Hf, La, Mo, Nb and alloys thereof can be used for the upper contact layer structure 15.2, 15.2a in addition to Ir.
  • Ti, Cr, V, Co, Ni or their suicides can also be used for the lower contact layer structure 15.1, 15.1a.
  • the barrier layer 14 ', 14a 1 , 14b' can also consist of the conductive oxides of the materials mentioned for the upper contact layer structure.
  • Ir, Ru, Re and alloys of these materials, their oxides and ternary oxides of the strontium-ruthenium oxide (SrRu0 3 ) type can also be used for the electrode material layer 11 'in addition to Pt.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

Bei einem Verfahren zur Herstellung einer Kondensator-Elektrode (11) mit einer darunterliegend angeordneten Barrierestruktur (14.1) wird zur Herstellung der Barrierestruktur (14.1) eine Barriere-Einlagerungsschicht (16) eingesetzt und ein CMP(chemical mechanical polishing)-Prozess angewendet.

Description

Beschreibung
Verfahren zur Herstellung einer Kondensator-Elektrode mit Barrierestruktur
Die Erfindung betrifft ein Verfahren zur Herstellung einer Kondensator-Elektrode mit darunterliegend angeordneter Barrierestruktur in einer integrierten Halbleiterschaltung.
Mit zunehmender Integrationsdichte nimmt das Platzangebot für Kondensatoren in integrierten Halbleiterschaltungen, insbesondere Speicherschaltungen, ab. Um dennoch Kondensatoren mit einer hohen Kapazität zu erzielen, ist es bereits bekannt, als Kondensator-Dielektrikum sogenannte Hoch-ε-Dielektrika einzusetzen. Eine weitere Zielsetzung besteht gegenwärtig in der Entwicklung von nichtflüchtigen Speichern (FeRAM) , die Ferroelektrika als Kondensatormaterial einsetzen.
Diese neuartigen Kondensatormaterialien müssen in der Regel bei relativ hohen Prozeßtemperaturen und unter Verwendung eines Sauerstoff-haltigen Prozeßgases hergestellt werden. Bei Verwendung einer oxidierbaren Elektrode (beispielsweise aus Polysilizium oder Wolfram) würde dies zu einer Oxidation der Elektrode und einer dadurch bewirkten Kapazitätserniedrigung des Kondensators führen. Es müssen daher auch neuartige, inerte Elektrodenmaterialien, wie z.B. Pt, Ir, Ru, verwendet werden.
Beim Einsatz solcher Elektrodenmaterialien besteht ein Pro- blem darin, daß der Sauerstoff durch die chemisch stabile Elektrode hindurchdiffundiert und dann am Siliziumsubstrat eine hochohmige Sperr-Oxidschicht aufbaut. Um dies zu verhindern, wird eine Barriere eingesetzt, die zwischen der Elektrode und dem Substrat angeordnet ist.
Die Herstellung der Barriere sowie auch der darüberliegend angeordneten unteren Elektrode (Bottom-Elektrode) des Konden- sators erfolgt üblicherweise durch mehrfache Ausführung geeigneter Photolithographie- und Ätzprozesse.
In dem U.S. -Patent 5,366,920 ist ein Verfahren zur Herstel- lung eines Dünnfilmkondensators beschrieben. Die Barriere sowie die untere Elektrode werden nicht durch einen Photolithographie- und Ätzprozeß hergestellt, sondern es wird auf dem Substrat eine Isolationsschicht abgeschieden, in welcher eine Öffnung eingebracht wird. Nachfolgend wird die Öffnung durch Abscheidung einer Barriereschicht, einer Elektrodenschicht, und weiterer Schichten aufgefüllt . Auf diese Weise wird der Kondensator Schicht für Schicht in der Öffnung der Isolationsschicht aufgebau .
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Kondensator-Elektrode mit darunterliegend angeordneter Barrierestruktur anzugeben, das einfach und prozeßsicher durchführbar ist.
Die Erfindung wird durch die Merkmale der Ansprüche 1 und 4 gelöst .
Ein wesentlicher Aspekt der Erfindung besteht darin, daß zur Herstellung der Barrierestruktur ein CMP (chemical mechanical polishing) -Planarisierungsschritt eingesetzt wird. Die CMP ist in der Halbleitertechnologie ein einfach ausführbarer Prozeßschritt .
Nach einem ersten Aspekt der Erfindung gemäß Anspruch 1 wird der CMP-Prozeß zur Erzeugung einer planarisierten Oberfläche der Barriere-Einlagerungsschicht sowie der darin eingelagerten Barrierestruktur eingesetzt. Die planarisierte Oberfläche wird dann als Unterlage für die nachfolgend aufzubauende Kondensator-Elektrode verwendet.
Vorzugsweise wird zur Bildung der Kondensator-Elektrode eine Elektroden-Einlagerungsschicht über der planarisierten Bar- rierestruktur-Einlagerungsschicht abgelagert und es wird durch einen lithographischen Masken- und Ätzschritt ein die Barrierestruktur freilegendes Elektroden-Strukturierungsloch in der Elektroden-Einlagerungsschicht erzeugt. Dann wird eine das Elektroden-Strukturierungsloch auffüllende Schicht aus Elektrodenmaterial in und umliegend des Elektroden-Struk- turierungsloches abgelagert, und schließlich wird die Kondensator-Elektrode durch CMP aus der Elektrodenmaterialschicht herausgebildet .
Demnach können also sowohl zur Herstellung der "vergrabenen" Barrierestruktur als auch zur Herstellung der (unteren) Kondensator-Elektrode CMP-Planarisierungsschritte eingesetzt werden. Grundsätzlich ist es jedoch auch möglich, daß zur Bildung der Kondensator-Elektrode in an sich bekannter Weise ein Schichtabscheidungs-Schritt und ein lithographischer Masken- und Ätzschritt eingesetzt wird.
Nach einem zweiten Aspekt der Erfindung gemäß Anspruch 4 wird in einer Barriere-Einlagerungsschicht ein Barriere-Struktu- rierungsloch erzeugt, eine Barriereschicht in und umliegend des Barriere-Strukturierungsloches abgelagert und durch eine CMP-Planarisierung eine Barrierestruktur aus der Barriereschicht herausgebildet. Anders als nach dem ersten Aspekt der Erfindung wird bei diesem Prozeß der CMP-Planarisierungs- schritt unmittelbar zur (lateralen) Strukturierung der Barriereschicht eingesetzt.
Nach einer ersten Ausführungsvariante kann die Ablagerung der Barriereschicht derart erfolgen, daß das Barriere-Strukturie- rungsloch vollständig aufgefüllt wird. Durch den nachfolgenden CMP-Planarisierungsschritt erhält die Barrierestruktur- Einlagerungsschicht mit eingelagerter Barrierestruktur dann eine ebene Oberfläche, die in der bereits beschriebenen Weise als Unterlage für den nachfolgenden Aufbau der Kondensator- Elektrode dienen kann. Bei einer zweiten Ausführungsvariante erfolgt die Abscheidung der Barriereschicht derart, daß Boden und Wandung des Loches unter Beibehaltung einer Vertiefung ausgekleidet werden. Über der Barriereschicht wird eine Schicht aus Elektrodenmaterial abgeschieden. Bei der nachfolgenden CMP-Strukturierung der Barriereschicht wird gleichzeitig aus der darüberliegenden Elektrodenmaterialschicht die Kondensator-Elektrode herausgebildet. Bei dieser Ausführungsvariante ist vorteilhaft, daß man insgesamt nur mit einem Photolithographieschritt aus- kommt, wodurch der Gesamtprozeß sehr kostengünstig und zeitsparend durchgeführt werden kann.
Die Erfindung wird nachfolgend anhand von drei Ausführungsbeispielen unter Bezugnahme auf die Zeichnung erläutert; in dieser zeigt:
Fig. 1 in schematischer Weise den Aufbau einer DRAM- Speicherzelle mit Schalttransistor und Hoch-ε- oder ferroelektrischem Stack-Kondensator;
Fig. 2A-D schematische Schnittdarstellungen zur Erläuterung der Herstellung einer vergrabenen Barrierestruktur nach einem ersten Ausführungsbeispiel der Erfindung ;
Fig. 3A-B schematische Schnittdarstellungen zur Erläuterung einer ersten Möglichkeit der Herstellung einer Kondensator-Elektrode über der Barrierestruktur;
Fig. 4A-D schematische Schnittdarstellungen zur Erläuterung einer zweiten Möglichkeit der Herstellung einer Kondensator-Elektrode über der Barrierestruktur;
Fig. 5A-E schematische Schnittdarstellungen zur Erläuterung der Herstellung einer vergrabenen Barrierestruktur gemäß einem zweiten Ausführungsbeispiel der Erfindung ; und Fig. 6A-E schematische Schnittdarstellungen zur Erläuterung der Herstellung einer vergrabenen Barrierestruktur mit darüberliegend angeordneter Kondensator-Elek- trode gemäß einem dritten Ausführungsbeispiel der
Erfindung .
Nach Fig. 1 ist auf einem beispielsweise p-dotierten Si-Halbleitersubstrat 1 mittels üblicher planartechnischer Verfahren (Schichtabscheidung, Schichtstrukturierung unter
Verwendung von Lithographie- und Ätztechniken, Schichtdotierung) ein N-Kanal MOS-Transistor aufgebaut. Ein n+-dotiertes Drain-Gebiet 2 ist von einem n+-dotierten Source-Gebiet 3 über einen zwischenliegenden Kanal 4 aus Substratmaterial ge- trennt. Oberhalb des Kanals 4 liegt eine dünne Gate-Oxidschicht 5. Auf der Gate-Oxidschicht 5 ist eine Gate-Elektrode 6 angebracht .
Oberhalb des beschriebenen MOS-Transistors 2, 3, 4, 5, 6 ist eine Deckoxidschicht 7 abgelagert, welche ein Kontaktloch 8 umfaßt. Das Kontaktloch 8 ist mit einer elektrischen Anschlußstruktur 9 (sogenannter "Plug") bestehend aus Poly- silizium gefüllt.
Aufbau und Herstellungsweise der gezeigten Struktur sind bekannt. Statt des hier dargestellten MOS-Transistors 2, 3, 4, 5, 6 kann auch ein anderes monolithisches Halbleiter-Funk- tionselement vorgesehen sein.
Oberhalb der Deckoxidschicht 7 ist ein Kondensator 10 realisiert .
Der Kondensator weist eine untere Elektrode 11 (sogenannte "Bottom-Elektrode"), eine obere Elektrode 12 und zwischenlie- gend ein Hoch-ε-Dielektrikum/Ferroelektrikum 13 auf. Das Hoch-ε-Dielektrikum/Ferroelektrikum 13 kann beispielsweise aus Pb(Zr,Ti)03 [PZT] , SrBi2Ta209 [SBT] , SrTi03 [ST] und/oder (Ba,Sr)Ti03 [BST] oder auch aus anderen neuartigen Perowskit-Materalien bestehen. Es wird üblicherweise durch einen MOD (metal organic deposition) , einen MOCVD (metal or- ganic chemical vapour decomposition) -Prozess oder einen Sput- ter-Prozess abgeschieden.
Nach dem Abscheiden des Hoch-ε-Dielektrikums/Ferroelektrikums 13 muß dieses in einer Sauerstoff-haltigen Atmosphäre bei hohen Temperaturen getempert ( "konditioniert " ) werden. Zur Vermeidung einer unerwünschten Reaktion des Hoch-ε-Di- elektrikums/Ferroelektrikums 13 mit den Elektroden 11, 12 werden diese aus Pt (oder einem anderen ausreichend tempera- turstabilen und inerten Material) gefertigt. Darüber hinaus ist zum Schutz der Anschlußstruktur 9 unterhalb der unteren Pt-Elektrode 11 eine durchgängige Barrierestruktur 14 mit (in Fig. 1 nicht dargestellten) unter der Barrierestruktur 14 angeordneten Kontaktschichten vorgesehen.
Ein erstes erfindungsgemäßes Ausführungsbeispiel zur Herstellung einer Barrierestruktur verdeutlichen die Fig. 2A-D. Dieselben oder vergleichbare Teile wie in der vorhergehenden Figur sind mit denselben Bezugszeichen gekennzeichnet.
Über der TEOS-Deckoxidschicht 7 wird eine erste Kontaktschicht 15.1', eine zweite Kontaktschicht 15.2' und eine Barriereschicht 14' abgeschieden. Die erste Kontaktschicht 15.1' kann aus Ti einer Dicke zwischen 5 und 50 nm, vorzugsweise 10 nm, die zweite Kontaktschicht 15.2' kann aus Ir einer Dicke von 10 bis 250 nm, vorzugsweise etwa 50 nm, und die Barriereschicht 14' kann aus Ir02 einer Dicke zwischen 20 und 250 nm, vorzugsweise etwa 100 nm, bestehen. Die Ti- und Ir-Kontakt- schichten 15.1', 15.2' dienen zur Ausbildung eines guten elektrischen Kontaktes zur Anschlußstruktur 9 und die Ir0 - Barriereschicht 14 ' realisiert das bereits erwähnte Diffusionshindernis . Die drei Schichten 15.1', 15.2' und 14' werden durch Ionenätzen gemeinsam strukturiert. Dabei wird eine Barrierestruktur 14.1 sowie eine Ir-Kontaktschichtstruktur 15.2 und eine Ti-Kontaktschichtstruktur 15.1 gebildet. Die Strukturbreite kann im Sub-μm-Bereich liegen.
Gemäß Fig. 2C wird in einem nächsten Schritt eine Barriere- Einlagerungsschicht 16 abgeschieden. Es kann sich bei dieser beispielsweise um eine TEOS-Oxidschicht handelt. Zur Abscheidung kann ein CVD(chemical vapour deposition) -Verfahren eingesetzt werden. Die Dicke der Barriere-Einlagerungsschicht 16 ist abhhängig von der Dicke der zu vergrabenden Barrierestruktur 14.1 und kann zwischen 200 und 1500 nm betragen
Die Barriere-Einlagerungsschicht 16 wird nun mittels CMP zurückpoliert. Der Poliervorgang kann auf der Oberfläche der Ir02-Barrierestruktur 14.1 gestoppt werden. Bei der CMP- Planarisierung wird eine Oberfläche der Barriere-Einlage- rungsschicht 16 und der Barrierestruktur 14.1 von ausgezeichneter Planarität hergestellt.
Eine erste Möglichkeit zur Realisierung der unteren Kondensator-Elektrode 11 ist in den Fig. 3A-B dargestellt. Beispiels- weise mittels PVD (physical vapour deposition) wird eine
Elektrodenschicht 11' auf die planarisierte Oberfläche der Barriere-Einlagerungsschicht 16 sowie der darin gelagerten Barrierestruktur 14.1 aufgebracht. Die Pt-Elektrodenschicht 11' kann eine Dicke von 50 nm bis 400 nm aufweisen.
Durch Ionenätzen wird aus der Pt-Elektrodenschicht 11' die untere Kondensator-Elektrode 11 herausgebildet (siehe Fig. 3B) .
Da Pt schlecht auf der TEOS Barriere-Einlagerungsschicht 16 haftet, kann vor der Ablagerung der Pt-Elektrodenschicht 11' eine dünne (5 bis 50 nm) Ir02-Schicht (nicht dargestellt) als Haftschicht abgelagert werden.
Eine zweite Möglichkeit zur Herstellung der unteren Kondensa- tor-Elektrode 11 wird anhand der Fig. 4A-D erläutert. In diesem Fall wird auf die planarisierte Oberfläche der Barriere- Einlagerungsschicht 16 (mit eingelagerter Barrierestruktur 14.1) eine Elektroden-Einlagerungsschicht 17' erzeugt. Die Elektroden-Einlagerungsschicht 17' kann ebenfalls eine TEOS- Schicht sein. Ihre Schichtdicke entspricht der gewünschten
Dicke der unteren Kondensator-Elektrode 11, d.h. beträgt vorzugsweise 50 bis 400 nm.
Gemäß Fig. 4B wird die Elektroden-Einlagerungsschicht 17' durch einen Lithographie- und Ätzschritt strukturiert. Am Boden des dabei erzeugten Ξlektroden-Strukturierungsloches 18 liegt die Oberseite der Barrierestruktur 14.1 frei.
In einem nächsten Schritt wird ganzflächig die Pt-Elektroden- schicht mittels eines PVD- , CVD- oder Platinierungsverfahrens abgeschieden. Das Elektroden-Strukturierungsloch 18 wird dabei vollständig mit Elektrodenmaterial (Pt) gefüllt.
Im folgenden wird die Pt-Elektrodenschicht mittels CMP zu- rückpoliert. Dabei kann die strukturierte Elektroden-Einlagerungsschicht 17' als Stoppschicht genutzt werden. Es ergibt sich die in Fig. 4C gezeigte Anordnung mit fertig strukturierter Kondensator-Elektrode 11.
Schließlich wird gemäß Fig. 4D die strukturierte Elektroden- Einlagerungsschicht 17' naßchemisch entfernt. Es bleibt die in der beschriebenen Weise hergestellte untere Kondensator- Elektrode 11 zurück.
In beiden Fällen (Fig. 3A-B bzw. Fig. 4A-D) werden dann in nachfolgenden Prozeßschritten die Hoch-ε-Dielektrikum/Ferro- elektrikum-Schicht 13 und die obere Kondensator-Elektrode 12 aufgebracht .
Ein zweites erfindungsgemäßes Ausführungsbeispiel ist in den Fig. 5A-E dargestellt. Ausgangspunkt ist wiederum eine plana- risierte Deckoxidschicht 7 mit einer Polysilizium-Anschluß- struktur 9. Gemäß Fig. 5A wird zunächst die Polysilizium- Anschlußstruktur 9 selektiv zurückgeätzt. Dabei entsteht eine Vertiefung 19, deren Tiefe etwa 50 bis 100 nm beträgt.
In einem nächsten Schritt wird eine dünne erste Kontaktschicht (beispielsweise aus Ti, Dicke 5 bis 50 nm) und darüber eine zweite dickere Kontaktschicht (beispielsweise aus Ir, Dicke etwa 50 bis 250 nm) ganzflächig abgeschieden. Die Abscheidung der Kontaktschichten wird so gesteuert, daß die Vertiefung 19 nach der Abscheidung der ersten Kontaktschicht erst zum Teil gefüllt ist und durch die Abscheidung der zweiten Kontaktschicht vollständig aufgefüllt wird. Die beiden Kontaktschichten werden dann mittels CMP zurückpoliert. Als Stoppschicht dient herbei die Deckoxidschicht 7. Es entsteht eine ganzflächig plane Oberfläche, wobei oberhalb der reduzierten Anschlußstruktur 9 eine topfartige erste Kontaktschicht-Struktur 15.1a aus Ti und innerhalb derselben eine zweite Kontaktschicht-Struktur 15.2a aus z.B. Ir realisiert ist.
Anschließend wird eine Barriere-Einlagerungsschicht erzeugt und gemäß der in Fig. 5C gezeigten Darstellung, siehe Bezugszeichen 16a, strukturiert. Die Strukturierung erfolgt durch photolithographische und ätztechnische Prozesse. Der Boden des dabei geschaffenen Barriere-Strukturierungsloches 20 wird zumindest teilweise von den Kontaktschicht-Strukturen 15.1a und 15.2a gebildet.
In einem weiteren Schritt wird eine ganzflächige Schicht 14a' aus Barrierematerial (z.B. Ir02) abgeschieden, siehe Fig. 5D. Die Barriereschicht 14a1 wird anschließend mittels CMP zurückpoliert, wobei als Stoppschicht die Barriere-Einlagerungsschicht 16a verwendet werden kann. Fig. 5E zeigt die planarisierte Barriere-Einlagerungsschicht 16a mit darin em- gelagerter Barrierestruktur 14.1a.
Die Abscheidung und Strukturierung der unteren Pt -Kondensator-Elektrode 11 kann wiederum entweder nach der m den Fig. 3A-B oder der in den Fig. 4A-D dargestellten Weise durchgeführt werden.
Ein drittes Ausführungsbeispiel zur Erzeugung einer unteren Kondensator-Elektrode mit darunterliegender Barrierestruktur wird mit Bezugsnahme auf die Fig. 6A-E erläutert.
Ausgangspunkt ist die bereits anhand von Fig. 5A erläuterte Struktur der Fig. 6A. Auch die nächstfolgenden Prozeßschπtte (Ablagerung der Kontaktschichten und CMP-Planarisierung) sind identisch mit den bereits im Zusammenhang mit Fig. 5B be- schriebenen Prozeßschritten. Es ergibt sich der m Fig. 6B dargestellte Aufbau.
Auf die m Fig. 6B dargestellte planarisierte Struktur wird (immer noch analog zum zweiten Ausführungsbeispiel) eine Bar- riere-Emlagerungsschicht 16b aufgebracht. Die Barriere- Einlagerungsschicht 16b kann wiederum eine TEOS-Oxidschicht sein. Die Barriere-Einlagerungsschicht 16b wird nun photo- lithographisch und ätztechnisch strukturiert. Die Strukturbreite des hierbei geschaffenen Struktuπerungsloches 20b entspricht dem gewünschten lateralen Maß der unteren Kondensator-Elektrode, d.h. kann größer als die Strukturbreite des Struktuπerungsloches 20a sein.
Im folgenden wird gemäß der Darstellung der Fig. 6D zunächst eine Barriereschicht 14b' ganzflächig über der in Fig. 6C gezeigten Struktur abgeschieden. Die Barriereschicht 14b' kann wiederum aus Ir02 bestehen und beschichtet den Boden und die Seitenwandungen des Bamere-Struktuπerungsloches 20b. Auf der Barriereschicht 14b' wird anschließend eine dünne Schicht 11b' aus Elektrodenmaterial (z.B. Pt) im abgeschieden. Ihre Schichtdicke kann etwa 50 nm betragen. Aufgrund der geringen Dicke der Elektrodenmateπalschicht 11b' wird das Barriere- Struktur erungsloch 20b nicht vollständig aufgefüllt.
Nachfolgend werden beide Schichten, d.h. die Elektrodenmate- rialschicht 11b' und die Barriereschicht 14b' mittels CMP zu- rückpoliert. Als Stoppschicht kann wiederum die Barriere- Einlagerungsschicht 16b genutzt werden. Der CMP-Prozeß kann entweder als einstufiger oder als zweistufiger Prozeß durchgeführt werden. Im Fall einer einstufigen Prozeßfuhrung wird für die Polierung der beiden Schichten 11b' und 14b' das gleiche Poliermittel ("Slurry") verwendet.
Die sich nach dem Planarisierungsschπtt ergebende Struktur ist in Fig. 6E dargestellt. Die aus der Barriereschicht 14b' entstandene Barrierestruktur 14.1b wie auch die aus der Elek- trodenmaterialschicht 11b' herausgebildete untere Kondensator-Elektrode 11b weisen die Gestalt eines Topfes auf. Die Flache der Kondensator-Elektrode 11b kann m etwa der Flache der Kondensator-Elektrode 11 m den beiden ersten Ausfuh- rungsbeispielen entsprechen und ist somit ausreichend groß.
In einem weiteren Schritt wird die ferroelektr sche/dielek- trische Schicht zur Herstellung des Kondensatordielektri- kums/Ferroelektrikums 13 abgeschieden und schließlich die obere Kondensator-Elektrode 12 durch einen weiteren Schich- terzeugungs- und Strukturierungsprozeß gefertigt.
Ein Vorteil des m dem dritten Ausführungsbeispiel beschriebenen Prozeßablaufs besteht darin, daß insgesamt nur ein einziger Lιthographιe-/Atzschrιtt benötigt wird. Der Prozeß ist aus diesem Grund ausgesprochen kostengünstig und zeitsparend durchzufuhren . Bei allen Ausführungsbeispielen können für die obere Kontakt- Schichtstruktur 15.2, 15.2a neben Ir auch andere Materialien wie z.B. Ru, Pd, Re , Os , Rh, Pt, W, Ta, Hf , La, Mo, Nb und Legierungen derselben eingesetzt werden. Für die untere Kon- taktschichtstruktur 15.1, 15.1a können neben Ti auch Cr, V, Co, Ni oder deren Suizide verwendet werden. Die Barriereschicht 14', 14a1, 14b' kann neben Ir02 auch aus den leitenden Oxiden der für die obere Kontaktschichtstruktur genannten Materialien bestehen. Schließlich sind für die Elektrodenma- terialschicht 11' neben Pt auch Ir, Ru, Re sowie Legierungen dieser Materialien, ihre Oxide sowie ternäre Oxide vom Typ Strontium-Rutheniumoxid (SrRu03) einsetzbar.
Sämtlichen Ausführungsbeispielen ist gemeinsam, daß die An- wendung der CMP bei der Herstellung der Barrierestruktur
14.1, 14.1a, 14.1b die Prozeßführung vereinfacht und darüber hinaus auch die thermische Stabilität der Barrierestruktur 14.1, 14.1a, 14.1b erhöht.

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Kondensator-Elektrode mit darunterliegend angeordneter Barrierestruktur, in welchem - auf einem Halbleitersubstrat (1, 7) eine Barriereschicht (14') abgelagert wird;
- aus der Barriereschicht (14') durch einen lithographischen Masken- und Ätzschritt die Barrierestruktur (14.1) herausgebildet wird; - eine die Barrierestruktur (14.1) und umliegende Bereiche bedeckende Barriere-Einlagerungsschicht (16) abgelagert wird;
- die Barriere-Einlagerungsschicht (16) durch CMP abgetragen wird, bis die Barrierestruktur (14.1) freiliegt; und - die Kondensator-Elektrode (11) über der Barrierestruktur (14.1) gebildet wird.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß zur Bildung der Kondensator-Elektrode (11)
- eine Elektroden-Einlagerungsschicht (17') über der planarisierten Barriere-Einlagerungsschicht (16) abgelagert wird;
- durch einen lithographischen Masken- und Ätzschritt ein die Barrierenstruktur (14.1) freilegendes Elektroden-Struktu- rierungsloch (18) in der Elektroden-Einlagerungsschicht (17') erzeugt wird;
- eine das Elektroden-Strukturierungsloch (18) vollständig auffüllende Schicht aus Elektrodenmaterial in und umliegend des Elektroden-Strukturierungsloches (18) abgelagert wird; und
- die Kondensator-Elektrode (11) durch CMP aus der Elektro- denmaterialschicht herausgebildet wird.
3. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß zur Bildung der Kondensator-Elektrode (11) - eine Schicht (11') aus Elektrodenmaterial über der planarisierten Barriere-Einlagerungsschicht (16) abgelagert wird; und
- durch einen lithographischen Masken- und Ätzschritt aus der Elektrodenmaterialschicht (11') die Kondensator-Elektrode
(11) herausgebildet wird.
4. Verfahren zur Herstellung einer Kondensator-Elektrode mit darunterliegend angeordneter Barrierestruktur, in welchem - auf einem Halbleitersubstrat (1, 7) eine Barriere- Einlagerungsschicht (16a, 16b) abgelagert wird;
- durch einen lithographischen Masken- und Ätzschritt ein Barriere-Strukturierungsloch (20a, 20b) in der Barriere- Einlagerungsschicht (16a, 16b) erzeugt wird; - eine Barriereschicht (14a1, 14b') in und umliegend des Bar- riere-Strukturierungsloches (20a, 20b) abgelagert wird;
- die Barrierestruktur (14.1a, 14.1b) durch CMP-Planarisie- rung aus der Barriereschicht (14a1, 14b ') herausgebildet wird; und - die Kondensator-Elektrode (11, 11b) gebildet wird.
5. Verfahren nach Anspruch 4 d a d u r c h g e k e n n z e i c h n e t,
- daß bei der Ablagerung der Barriereschicht (14a1) das Bar- riere-Strukturierungsloch (20a) vollständig aufgefüllt wird.
6. Verfahren nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß zur Bildung der Kondensator-Elektrode (11)
- eine Elektroden-Einlagerungsschicht (17') über der planarisierten Barriere-Enlagerungsschicht abgelagert wird;
- durch einen lithographischen Masken- und Ätzschritt ein die Barrierenstruktur (14.1a) freilegendes Elektroden-Struktu- rierungsloch (18) in der Elektroden-Einlagerungsschicht (17') erzeugt wird; - eine das Elektroden-Strukturierungsloch (18) vollständig auffüllende Schicht aus Elektrodenmaterial in und umliegend des Elektroden- Strukturierungsloches (18) erzeugt wird; und
- die Kondensator-Elektrode (11) durch CMP aus der Elektro- denmaterialschicht herausgebildet wird.
7. Verfahren nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß zur Bildung der Kondensator-Elektrode (11) - eine Schicht (11') aus Elektrodenmaterial über der planarisierten Barriere-Einlagerungsschicht (16a) abgelagert wird; und
- durch einen lithographischen Masken- und Ätzschritt aus der Elektrodenmaterialschicht (11') die Kondensator-Elektrode (11) herausgebildet wird.
8. Verfahren nach Anspruch 4 d a d u r c h g e k e n n z e i c h n e t,
- daß die Barriereschicht (14b') Boden und Wandung des Bar- riere-Strukturierungsloches (20b) unter Beibehaltung einer
Vertiefung auskleidet;
- daß über der Barriereschicht (14b') eine Elektrodenmaterialschicht (11b1) abgeschieden wird; und
- daß bei der CMP-Planarisierung aus der darüberliegenden Elektrodenmaterialschicht (11b') die Kondensator-Elektrode (11b) herausgebildet wird.
9. Verfahren nach einem der vorhergehenden Ansprüche d a d u r c h g e k e n n z e i c h n e t, - daß aus einer zwei Kontaktschichten enthaltenden Schichtfolge eine unterhalb der Barrierestruktur (14.1, 14.1a, 14.1b) angeordnete Kontaktschichtstruktur (15.1, 15.1a; 15.2, 15.2a) gebildet wird.
10. Verfahren nach Anspruch 9 d a d u r c h g e k e n n z e i c h n e t, - daß die obere Schicht (15.2, 15.2a) der Kontaktschichtstruktur (15.1, 15.1a; 15.2, 15.2a) aus Ir und/oder die untere Schicht (15.1, 15.1a) der Kontaktschichtstruktur
(15.1, 15.1a; 15.2, 15.2a) aus Ti besteht.
11. Verfahren nach einem der vorhergehenden Ansprüche d a d u r c h g e k e n n z e i c h n e t,
- daß die Barriereschicht (14', 14a', 14b') aus Ir02 besteht.
12. Verfahren nach einem der vorhergehenden Ansprüche d a d u r c h g e k e n n z e i c h n e t,
- daß die Elektrodenmaterialschicht (11') aus Pt besteht.
PCT/DE2000/003662 1999-10-20 2000-10-16 Verfahren zur herstellung einer kondensator-elektrode mit barrierestruktur WO2001029885A2 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001531134A JP3964206B2 (ja) 1999-10-20 2000-10-16 バリア構造を有するコンデンサ電極の製造方法
EP00983035A EP1222684A2 (de) 1999-10-20 2000-10-16 Verfahren zur herstellung einer kondensator-elektrode mit barrierestruktur
US10/127,618 US6686265B2 (en) 1999-10-20 2002-04-22 Method of producing a capacitor electrode with a barrier structure

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19950540A DE19950540B4 (de) 1999-10-20 1999-10-20 Verfahren zur Herstellung einer Kondensator-Elektrode mit Barrierestruktur
DE19950540.3 1999-10-20

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US10/127,618 Continuation US6686265B2 (en) 1999-10-20 2002-04-22 Method of producing a capacitor electrode with a barrier structure

Publications (2)

Publication Number Publication Date
WO2001029885A2 true WO2001029885A2 (de) 2001-04-26
WO2001029885A3 WO2001029885A3 (de) 2001-06-14

Family

ID=7926289

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2000/003662 WO2001029885A2 (de) 1999-10-20 2000-10-16 Verfahren zur herstellung einer kondensator-elektrode mit barrierestruktur

Country Status (7)

Country Link
US (1) US6686265B2 (de)
EP (1) EP1222684A2 (de)
JP (1) JP3964206B2 (de)
KR (1) KR100471730B1 (de)
DE (1) DE19950540B4 (de)
TW (1) TW490809B (de)
WO (1) WO2001029885A2 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100418589B1 (ko) * 2001-11-12 2004-02-14 주식회사 하이닉스반도체 강유전체 메모리 소자의 콘캐이브형 캐패시터 형성방법
US7221015B2 (en) 2002-03-18 2007-05-22 Fujitsu Limited Semiconductor device and method of manufacturing the same
US7270884B2 (en) * 2003-04-07 2007-09-18 Infineon Technologies Ag Adhesion layer for Pt on SiO2

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284548A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 半導体記憶装置及びその製造方法
KR20030023143A (ko) * 2001-09-12 2003-03-19 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7001780B2 (en) * 2003-08-06 2006-02-21 Infineon Technologies Ag Method of fabrication of an FeRAM capacitor and an FeRAM capacitor formed by the method
US20050070030A1 (en) * 2003-09-26 2005-03-31 Stefan Gernhardt Device and method for forming a contact to a top electrode in ferroelectric capacitor devices
JP5608317B2 (ja) * 2008-03-07 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル キャパシタ用電極及びその製造方法、半導体装置
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0488283A2 (de) * 1990-11-30 1992-06-03 Nec Corporation Verfahren zur Herstellung einer Speicherzelle für eine integrierte Halbleiterschaltung
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
EP0834912A2 (de) * 1996-10-02 1998-04-08 Texas Instruments Incorporated Trockenätzfreier Herstellungsprozess für Speicherzellenkondensatoren mit hohem Dielektrikum oder Ferroelektrikum
EP0838852A2 (de) * 1996-10-25 1998-04-29 Texas Instruments Incorporated Integrierte Schaltung mit einer kapazitiven Struktur und Verfahren zu deren Herstellung
US5793057A (en) * 1994-08-01 1998-08-11 Texas Instruments Incorporated Conductive amorphous-nitride barrier layer for high dielectric-constant material electrodes
WO1999027581A1 (en) * 1997-11-20 1999-06-03 Advanced Technology Materials, Inc. CHEMICAL MECHANICAL POLISHING OF FeRAM CAPACITORS
US5959327A (en) * 1993-04-02 1999-09-28 Micron Technology, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120423A (ja) * 1992-10-06 1994-04-28 Hitachi Ltd 半導体装置およびその製造方法
JP2550852B2 (ja) 1993-04-12 1996-11-06 日本電気株式会社 薄膜キャパシタの製造方法
JP3500707B2 (ja) * 1994-06-28 2004-02-23 ソニー株式会社 接続構造の形成方法、及び接続構造の設計方法
JPH08162619A (ja) * 1994-12-09 1996-06-21 Hitachi Ltd 半導体装置及びその製造方法
US5573979A (en) * 1995-02-13 1996-11-12 Texas Instruments Incorporated Sloped storage node for a 3-D dram cell structure
US5739563A (en) * 1995-03-15 1998-04-14 Kabushiki Kaisha Toshiba Ferroelectric type semiconductor device having a barium titanate type dielectric film and method for manufacturing the same
US6271077B1 (en) * 1995-03-27 2001-08-07 Fujitsu Limited Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same
US5612574A (en) * 1995-06-06 1997-03-18 Texas Instruments Incorporated Semiconductor structures using high-dielectric-constant materials and an adhesion layer
JP3146962B2 (ja) * 1995-12-14 2001-03-19 日本電気株式会社 半導体記憶装置およびその製造方法
JPH09275193A (ja) * 1996-04-03 1997-10-21 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
KR100234361B1 (ko) * 1996-06-17 1999-12-15 윤종용 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법
US6130124A (en) * 1996-12-04 2000-10-10 Samsung Electronics Co., Ltd. Methods of forming capacitor electrodes having reduced susceptibility to oxidation
KR100230418B1 (ko) * 1997-04-17 1999-11-15 윤종용 백금족 금속층 형성방법 및 이를 이용한 커패시터 제조방법
KR100230422B1 (ko) * 1997-04-25 1999-11-15 윤종용 반도체장치의 커패시터 제조방법
JP3570153B2 (ja) * 1997-04-28 2004-09-29 ソニー株式会社 電子材料、その製造方法、誘電体キャパシタ、不揮発性メモリおよび半導体装置
JP3489660B2 (ja) * 1997-05-30 2004-01-26 インターナショナル・ビジネス・マシーンズ・コーポレーション シリコンとの貴金属電極接点のための方法
KR100574678B1 (ko) * 1998-05-25 2006-04-27 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
JP4809961B2 (ja) * 1998-08-07 2011-11-09 株式会社東芝 半導体装置及びその製造方法
US6271131B1 (en) * 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
US6124164A (en) * 1998-09-17 2000-09-26 Micron Technology, Inc. Method of making integrated capacitor incorporating high K dielectric
KR100272172B1 (ko) * 1998-10-16 2000-11-15 윤종용 반도체장치의 커패시터 및 그 제조방법
JP3655113B2 (ja) * 1998-12-28 2005-06-02 シャープ株式会社 半導体記憶装置の製造方法
JP3495955B2 (ja) * 1999-03-26 2004-02-09 シャープ株式会社 半導体メモリ装置及びその製造方法
JP3211809B2 (ja) * 1999-04-23 2001-09-25 ソニー株式会社 半導体記憶装置およびその製造方法
US6190963B1 (en) * 1999-05-21 2001-02-20 Sharp Laboratories Of America, Inc. Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same
DE19926501A1 (de) * 1999-06-10 2000-12-21 Siemens Ag Verfahren zur Herstellung eines Halbleiterspeicherbauelements
US6235603B1 (en) * 1999-07-12 2001-05-22 Motorola Inc. Method for forming a semiconductor device using an etch stop layer
KR100343287B1 (ko) * 1999-09-21 2002-07-15 윤종용 고집적 강유전체 메모리 소자의 형성 방법
US6274899B1 (en) * 2000-05-19 2001-08-14 Motorola, Inc. Capacitor electrode having conductive regions adjacent a dielectric post

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0488283A2 (de) * 1990-11-30 1992-06-03 Nec Corporation Verfahren zur Herstellung einer Speicherzelle für eine integrierte Halbleiterschaltung
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
US5959327A (en) * 1993-04-02 1999-09-28 Micron Technology, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
US5793057A (en) * 1994-08-01 1998-08-11 Texas Instruments Incorporated Conductive amorphous-nitride barrier layer for high dielectric-constant material electrodes
EP0834912A2 (de) * 1996-10-02 1998-04-08 Texas Instruments Incorporated Trockenätzfreier Herstellungsprozess für Speicherzellenkondensatoren mit hohem Dielektrikum oder Ferroelektrikum
EP0838852A2 (de) * 1996-10-25 1998-04-29 Texas Instruments Incorporated Integrierte Schaltung mit einer kapazitiven Struktur und Verfahren zu deren Herstellung
WO1999027581A1 (en) * 1997-11-20 1999-06-03 Advanced Technology Materials, Inc. CHEMICAL MECHANICAL POLISHING OF FeRAM CAPACITORS

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100418589B1 (ko) * 2001-11-12 2004-02-14 주식회사 하이닉스반도체 강유전체 메모리 소자의 콘캐이브형 캐패시터 형성방법
US7221015B2 (en) 2002-03-18 2007-05-22 Fujitsu Limited Semiconductor device and method of manufacturing the same
US7270884B2 (en) * 2003-04-07 2007-09-18 Infineon Technologies Ag Adhesion layer for Pt on SiO2

Also Published As

Publication number Publication date
JP3964206B2 (ja) 2007-08-22
KR20020047253A (ko) 2002-06-21
US20020151162A1 (en) 2002-10-17
KR100471730B1 (ko) 2005-03-10
TW490809B (en) 2002-06-11
US6686265B2 (en) 2004-02-03
JP2003512721A (ja) 2003-04-02
DE19950540A1 (de) 2001-05-03
EP1222684A2 (de) 2002-07-17
WO2001029885A3 (de) 2001-06-14
DE19950540B4 (de) 2005-07-21

Similar Documents

Publication Publication Date Title
DE19928280B4 (de) Ferroelektrischer Kondensator und Verfahren zur Herstellung desselben
DE4041271C2 (de) Halbleitervorrichtung mit einem ferroelektrischen Kondensator
DE19838741A1 (de) Kondensator und Verfahren zur Herstellung eines Kondensators
WO1998015013A1 (de) Halbleiteranordnung mit geschützter barriere für eine stapelzelle
DE19947053C1 (de) Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung
WO2001029885A2 (de) Verfahren zur herstellung einer kondensator-elektrode mit barrierestruktur
EP0859405B1 (de) Herstellverfahren für eine erhabene Kondensatorelektrode
EP0867926B1 (de) Herstellverfahren für eine Kondensatorelektrode aus einem Platinmetall
EP1202333B1 (de) Speicherkondensator und zugehörige Kontaktierungsstruktur sowie Verfahren zu deren Herstellung
DE10032210B4 (de) Kondensator für Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
EP0931333B1 (de) Herstellverfahren für eine hoch-epsilon-dielektrische oder ferroelektrische schicht
EP1113488A2 (de) Verfahren zum Herstellen einer strukturierten metalloxidhaltigen Schicht
EP1277230B1 (de) Verfahren zur herstellung von kondensatorstrukturen
DE19743268C2 (de) Kondensator mit einer Barriereschicht aus einem Übergangsmetall-Phosphid, -Arsenid oder -Sulfid, Herstellungsverfahren für einen solchen Kondensator sowie Halbleiterspeicheranordnung mit einem solchen Kondensator
EP1222695B1 (de) Integrierte schaltungsanordnung mit mindestens einem kondensator und verfahren zu deren herstellung
DE19929307C1 (de) Verfahren zur Herstellung einer strukturierten Schicht und dadurch hergestellte Elektrode
DE10010288C1 (de) Verfahren zur Herstellung einer ferroelektrischen Kondensatoranordnung
DE19620833A1 (de) Verfahren zur Herstellung eines Kondensators einer Halbleitereinrichtung
DE19640244A1 (de) Kondensator mit einem Elektrodenkern und einer dünnen Edelmetallschicht als erster Elektrode
EP0984490A1 (de) Verfahren zur Erzeugung strukturierter Materialschichten
DE10009762A1 (de) Herstellungsverfahren für einen Speicherkondensator mit einem Dielektrikum auf der Basis von Strontium-Wismut-Tantalat
WO1998014992A1 (de) Verfahren zum herstellen einer halbleiteranordnung
DE19929723B4 (de) Verfahren zur Herstellung einer Elektrode
DE19929306A1 (de) Verfahren zur Herstellung einer strukturierten Edelmetallschicht
DE19957122C2 (de) Verfahren zur Herstellung eines ferroelektrischen Kondensators und ferroelektrischer Kondensator

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

AK Designated states

Kind code of ref document: A3

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A3

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
WWE Wipo information: entry into national phase

Ref document number: 2000983035

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020027005017

Country of ref document: KR

ENP Entry into the national phase

Ref country code: JP

Ref document number: 2001 531134

Kind code of ref document: A

Format of ref document f/p: F

WWE Wipo information: entry into national phase

Ref document number: 10127618

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1020027005017

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2000983035

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1020027005017

Country of ref document: KR