WO1998014992A1 - Verfahren zum herstellen einer halbleiteranordnung - Google Patents

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WO1998014992A1
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dielectric
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Walter Hartner
Alexander Gschwandtner
Carlos Mazure-Espejo
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Siemens Aktiengesellschaft
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Definitions

  • the present invention relates to a method for producing a semiconductor arrangement according to the preamble of claim 1. Such a method is known from EP 0 697 719 A2.
  • BST BaSrTi0 3
  • conventional memory elements such as, for example, a dynamic random access memory (DRAM)
  • DRAM dynamic random access memory
  • conventional storage elements have to be constantly rewritten because of the leakage current that occurs with them, which is referred to as "refresh".
  • refresh the leakage current that occurs with them
  • ferroelectric materials as the storage dielectric is desirable per se in the case of semiconductor memory arrangements, since an integration density comparable to that of a DRAM can be achieved with simultaneous security against a failure of the supply voltage.
  • ferroelectric or also paraelectric materials in semiconductor memory arrangements depends heavily on how these materials can be built into an integrated semiconductor circuit arrangement.
  • ferroelectric or paraelectric materials have been used in addition to the BST also mentioned (Pb, Zr) Ti0 3 (PZT), SrBi 2 Ta 2 0 9 (SBT),
  • the interface between the plug and the electrode for example, thus oxidizes, which is equivalent to an electrical interruption.
  • dielectrics with high dielectric constants or ferroelectrics have only been planarly deposited over a LOCOS region or over subsequent oxide layers after the completion of a conventional CMOS transistor structure.
  • a capacitor is provided in LOCOS technology, the lower electrode of which is made of platinum which is connected to the source electrode of the MOS transistor, and its insulating layer is made of a ferroelectric, while the second electrode, which is opposite the first electrode via the ferroelectric, is also made of platinum.
  • SBT can be used as the dielectric.
  • An advantage of applying a capacitor over the LOCOS area is, however, that a sputtering or SOL-GEL method can be used to produce the planar ferroelectric layer of the capacitor, and in particular by the application of cause the ferroelectric layer, which takes place in a strongly oxidizing environment, to no longer impair the diffusion of oxygen through the electrode, which usually consists of platinum, since the layer already contains an oxide.
  • the present invention provides a method with the features of claim 1.
  • a barrier layer made of the nitride is therefore between the filling material and the lower electrode Filling material provided.
  • the lower electrode is made of, for example
  • the barrier layer is surrounded on its outer circumference by a silicon nitride layer located between the insulating layer and the lower electrode or the dielectric, which layer grows at the same time as the barrier layer and increases the passivation.
  • a metal or an alloy which has a conductive nitride is used as the filling material. Examples of the plug material are W, WTi, Ti, Ta, Nb, Zr, Hf, Sc, Y and the lanthanides.
  • the semiconductor arrangement preferably uses tungsten as a plug and as a barrier tungsten nitride, which is produced by "rapid thermal processing" or RTP (rapid thermal processing).
  • This barrier material takes over an electrically conductive connection between the filling material of the plug and the lower electrode or the dielectric and at the same time acts as protection against oxidation.
  • Tungsten nitride has a specific resistance of approx. 180 ⁇ cm at room temperature, and no appreciable oxidation effects occur in air up to 400 ° C.
  • tungsten nitride is suitable as a barrier material after the tungsten filler material has been produced in the contact opening by means of a self-adjusted RTP process with nitrogen-containing gases, such as N 2 , NH 3 etc.
  • Fig. 1 shows a section through a semiconductor device manufactured with the inventive method
  • Fig. 2 shows a section for explaining the method for
  • a tungsten nitride layer 3 is provided on the surface of the plug 1 and consists of tungsten nitrided to WN X. This tungsten nitride layer 3 is “collar-shaped” surrounded by a silicon nitride layer 4 or by silicon dioxide partially nitrided to Si 3 N 4 . Above the tungsten nitride layer 3 there is a structured lower electrode 5 made of platinum, for example, which in turn is covered by a para- or ferroelectric dielectric 6.
  • an upper electrode 7 is applied to this dielectric 6.
  • the upper electrode 7, the dielectric 6 and the lower electrode 5 form a capacitor which has a high capacitance, since PbZrTi0 3 , SrBi 2 Ta 2 0 9 , BaSrTi0 3 or other para- or ferroelectric materials are used for the dielectric 6 can.
  • the tungsten nitride for layer 3 is preferably produced by an RTP process. It acts as a barrier material between the place of the filling material 1 and the lower electrode 5 made of platinum. The tungsten nitride creates an electrically conductive connection between the lower electrode 5 and the filling material 1 of the plug and at the same time acts as an oxidation protection for the filling material. If a low-temperature process was used to deposit the dielectric, the tungsten nitride could directly serve as another electrode.
  • the tungsten nitride of the barrier layer 3 has a specific resistance of about 180 ⁇ cm at room temperature and is stable in air up to about 400 ° C - 500 ° C.
  • the penetration of nitrogen into tungsten during the formation of the tungsten nitride layer 3 can easily be detected by a so-called Auger analysis.
  • the semiconductor arrangement shown in FIG. 1 can be produced approximately in the following way:
  • CMOS level is formed on a semiconductor substrate.
  • the contact hole 9 for contacting the CMOS plane and / or substrate is etched through the oxide layers lying above it. This contact hole 9 is filled with tungsten as the filling material 1.
  • a recess 8 is then formed in the filling material 1 (see FIG. 2).
  • an RTP process is then carried out with nitrogen-containing gases. So can be shown, for example, that a 100 nm thick platinum layer on tetraethyl orthosilicate (TEOS) oxide flows together after heating in air at 700 ° C. for about 10 minutes, while such a platinum layer on silicon nitride remains stable under the same conditions.
  • This RTP process forms the silicon nitride layer 4, while at the same time tungsten nitride is formed as a barrier layer 3 over the filler material 1 made of tungsten. In this way, this barrier layer 3 is embedded in the "collar-like" silicon nitride layer 4.
  • the lower electrode 5 made of platinum is then applied to the barrier layer 3.
  • the dielectric 6 is deposited with a high dielectric constant or a ferroelectric.
  • the tungsten nitride of the barrier layer 3 acts as a stopper for diffusing oxygen and thus prevents undesired oxidation of the filler material of the plug 1.
  • the upper electrode 7, which can also consist of platinum, is applied to the dielectric 6.
  • This barrier layer 3 reliably prevents oxygen from penetrating into the filling material 1 and at the same time assumes an electrically conductive connection between this filling material and the electrode 5. It can be easily formed together with the production of the silicon nitride layer 4.

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Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiteranordnung für integrierte Schaltungen, bei der eine Stapelzelle in einer Isolierschicht (2) ein mit einem Plug (1) gefülltes Kontaktloch (9) aufweist, auf dem ein Kondensator mit einer unteren, dem Plug (1) zugewandten Elektrode (5), einem paraelektrischen oder ferroelektrischen Dielektrikum (6) und einer oberen Elektrode (7) vorgesehen ist. Zwischen dem Plug (1) und der unteren Elektrode (5) liegt eine Barriereschicht (3), die eine Oxidation des Plugs (1) verhindert. Diese Barriereschicht (3) wird gleichzeitig mit einer sie umgebenden Siliziumnitridschicht (4) hergestellt.

Description

Beschreibung
Verfahren zum Herstellen einer Halbleiteranordnung
Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleiteranordnung nach dem Oberbegriff des Patentanspruchs 1. Ein derartiges Verfahren ist aus der EP 0 697 719 A2 bekannt.
Herkömmliche Speicherelemente von Halbleiter-Speicheranord- nun-gen verwenden als Speicherdielektrikum zumeist Siliziumdioxid- oder auch Siliziumnitridschichten, welche aber beide lediglich eine Dielektrizitätskonstante im Bereich von etwa 8 besitzen. Eine höhere Dielektrizitätskonstante würde jedoch zu einer größeren Kapazität des entsprechenden Kondensators führen, so daß auch dessen Abmessungen vermindert werden könnten, wenn auf eine entsprechende Steigerung der Kapazität verzichtet wird. Mit anderen Worten, die Verwendung eines Dielektrikums mit großer Dielektrizitätskonstante führt zu einer Verringerung der für den entsprechenden Kondensator benötigten Fläche und damit zu einer Steigerung der Integra- tionsdichte.
Die in diesem Zusammenhang durchgeführten Entwicklungen haben Materialien ergeben, die eine gegenüber 8 erheblich höhere Dielektrizitätskonstante aufweisen. So wurde beispielsweise als paraelektrisches Material BaSrTi03 (BST) entwickelt, das eine Dielektrizitätskonstante in der Größenordnung von über 200 als Dünnfilm und sonst von 400 hat. Es liegt auf der Hand, daß BST eine erhebliche Steigerung der Integrations- dichte erlaubt, wenn es anstelle der üblichen Siliziumdioxidbzw. Siliziumnitridschichten eingesetzt wird.
Weiterhin verwenden herkömmliche Speicherelemente, wie bei- spielsweise ein dynamischer Random-Speicher (DRAM) paraelektrische Materialien, die aber bei Ausfall der Versorgungsspannung ihre Ladung und somit auch die mit dieser gespeicherte Information verlieren. Außerdem müssen derartige herkömmliche Spei- cherelemente wegen des bei ihnen auftretenden Leckstromes ständig neu beschrieben werden, was als "refresh" bezeichnet wird. Auch aus diesem Grund ist der Einsatz von neuartigen ferroelektrischen Materialien als Speicherdielektrikum wünschenswert, da so die Herstellung nichtflüchtiger Halbleiter- Speieheranordnungen und E2PROMs möglich ist, die bei Ausfall der Versorgungsspannung nicht ihre Information verlieren und auch nicht ständig neu beschrieben werden müssen.
Zusammenfassend ergibt sich damit, daß bei Halbleiter-Spei- cher-anordnungen der Einsatz ferroelektrischer Materialien als Speicherdielektrikum an sich wünschenswert ist, da so eine zu einem DRAM vergleichbare Integrationsdichte bei gleichzeitiger Sicherheit gegenüber einem Ausfall der Versorgungsspannung erreicht werden kann.
Die praktische Verwirklichung des Einsatzes derartiger ferroelektrischer oder auch paraelektrischer Materialien in Halbleiter-Speicheranordnungen hängt aber stark davon ab, wie sich diese Materialien in eine integrierte Halbleiter-Schal- tungsan-Ordnung einbauen lassen. Als solche ferroelektrische oder paraelektrische Materialien wurden bisher neben dem be- reits erwähnten BST auch (Pb, Zr) Ti03 (PZT) , SrBi2Ta209 (SBT) ,
SrBi2(Ta1.x bx)209 (SBTN) , SrTi03 (ST), ferroelektrische Polymere und andere perovskitartige ferro- und paraelektrische Materialien in Erwägung gezogen.
Obwohl diese Materialien hohe Dielektrizitätskonstanten aufweisen und aus diesem Grund auch schon bei ferroelektrischen Random-Speichern ( FeRΑM) eingesetzt werden, ist ihre Bedeutung in der Praxis noch begrenzt. Denn es hat sich gezeigt, daß die genannten Materialien mit hoher Dielektrizitätskonstante nicht ohne weiteres in Halbleiter-Speicheranordnungen eingesetzt werden können. So wird beispielsweise die Anwendung von dielektrischen Materialien mit hoher Dielektrizitätskonstante oder von Ferroelektrika in hoch integrierten Stapelzellen von Halbleiter-Speicheranordnungen stark dadurch behindert, daß der sogenannte "Plug" bzw. das in ein Kontakt- loch eingebrachte Füllmaterial bei Abscheidung des Dielektrikums oxidiert wird. Diese Oxidation findet speziell aufgrund der Tatsache statt, daß es sich bei den genannten Dielektrika mit hoher Dielektrizitätskonstanten und Ferroelektrika um Oxide handelt, die bei der Herstellung der Halbleiteranordnung hohen Temperaturen in einer sauerstoffhaltigen Atmosphäre ausgesetzt werden müssen.
Da die üblicherweise für den Kondensatorkontakt verwendete Platin-Elektrode sauerstoffdurchlässig ist, oxidiert damit beispielsweise die Grenzfläche zwischen Plug und Elektrode, was mit einer elektrischen Unterbrechung gleichbedeutend ist.
Zusammenfassend ergibt sich damit, daß bisher in der Praxis die Integration eines ferroelektrischen oder paraelektrischen Dielektrikums in einer Speicheranordnung bei hoher Integrationsdichte als wenig erfolgversprechend angesehen wird.
Um die oben erwähnte Oxidation der Grenzfläche zwischen Elek- trode und Plug in großem Umfang zu vermeiden, werden bisher Dielektrika mit hohen Dielektrizitätskonstanten oder Ferroelektrika erst nach Fertigstellung einer herkömmlichen CMOS- Transi-storstruktur über einem LOCOS-Gebiet oder über darauf folgenden Oxidschichten planar abgeschieden. Mit anderen Wor- ten, neben einem MOS-Transistor, dessen Drain beispielsweise mit einer Bitleitung verbunden und dessen Gate an eine Wortleitung angeschlossen ist, wird in LOCOS-Technik ein Kondensator vorgesehen, dessen untere Elektrode aus Platin besteht, das mit der Source-Elektrode des MOS-Transistors verbunden ist, und dessen Isolierschicht aus einem Ferroelektrikum hergestellt ist, während die zweite Elektrode, die der ersten Elektrode über das Ferroelektrikum gegenüberliegt, ebenfalls aus Platin hergestellt ist. Als Dielektrikum kann hierbei beispielsweise SBT verwendet werden. Die Größen der auf diese Weise gebildeten Speicherzellen betragen beispielsweise 10,1 μm x 16,5 μm = 167 μm2 = 46 F2, wenn für F ein Grundmaß von
1,9 μm herangezogen wird. Die Fläche des Kondensators beträgt dabei etwa 3,3 μm x 3,3 μm = 10,9 μm2 = 3F2. Mit anderen Worten, es liegt ein relativ großer Platzbedarf für die Spei- cherzelle bzw. deren Kondensator vor.
Vorteilhaft am Auftragen eines Kondensators über dem LOCOS- Gebiet ist aber, daß zur Herstellung der planaren ferroelektrischen Schicht des Kondensators ein Sputter- oder SOL-GEL- Verfahren benutzt werden kann und insbesondere durch das Auf- bringen der ferroelektrischen Schicht, das in stark oxidie- render Umgebung stattfindet, die Diffusion von Sauerstoff durch die meist aus Platin bestehende Elektrode hindurch die darunterliegende Schicht nicht mehr beeinträchtigt, da hier bereits ein Oxid vorliegt.
Zusammenfassend ergibt sich damit, daß das Abscheiden einer Kondensatorstruktur über dem LOCOS-Gebiet zwar ohne weiteres möglich ist, jedoch zu einer erheblichen Verminderung der In- tegrationsdichte führt .
Ein direktes Auftragen der ferroelektrischen Schichten über dem elektrischleitenden Plug ist zwar möglich, führt aber zu einer weiteren Oxidation und damit letztlich zu einer Isola- tion der elektrischen Verbindungen.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleiteranordnung zu schaffen, das auf einfache Weise eine Integration von Bauelementen mit ferroelektrischen und paraelektrischen Materialien erlaubt und bei dem unerwünschte Oxidationen dennoch ausgeschlossen sind.
Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung ein Verfahren mit den Merkmalen des Patentanspruches 1 vor.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich insbesondere aus den Patentansprüchen 2 und 3.
Bei der mit dem erfindungsgemäßen Verfahren hergestellten Halbleiteranordnung ist also zwischen dem Füllmaterial und der unteren Elektrode eine Barriereschicht aus dem Nitrid des Füllmaterials vorgesehen. Die untere Elektrode ist z.B. aus
Pt, Ru, Ru02 hergestellt, während für die obere Elektrode z.B. Pt, Cu, AI, TiN, Ti verwendet werden kann. Außerdem wird die Barriereschicht an ihrem Außenumfang von einer zwischen der Isolierschicht und der unteren Elektrode bzw. dem Dielektrikum gelegenen Siliziumnitridschicht umgeben, die gleichzeitig mit der Barriereschicht aufwächst und die Passivierung verstärkt. Als Füllmaterial wird ein Metall oder eine Legierung verwendet, das bzw. die ein leitfähiges Nitrid besitzt. Beispiele für das Plugmaterial sind W, WTi, Ti, Ta, Nb, Zr, Hf, Sc, Y und die Lanthaniden.
Vorzugsweise verwendet die Halbleiteranordnung als Plug Wolfram und als Barriere Wolframnitrid, das durch "rasche thermische Verarbeitung" bzw. RTP (Rapid Thermal Processing) hergestellt ist. Dieses Barrierematerial übernimmt eine elektrisch leitfähige Verbindung zwischen dem Füllmaterial des Plugs und der unteren Elektrode bzw. dem Dielektrikum und wirkt gleichzeitig als Oxidationsschutz . Wolframnitrid hat bei Raumtemperatur einen spezifischen Widerstand von ca. 180 μΩcm, und es treten an Luft bis 400° C keine nennenswerten Oxidationseffekte auf. Aufgrund dieser Beständigkeit und des angegebenen spezifischen Widerstandes eignet sich Wolframnitrid als Barrierematerial nach Herstellung des Wolfram-Füllmaterials in der Kontaktöffnung mittels eines selbstjustierten RTP-Prozesses mit stickstoffhaltigen Gasen, wie beispielsweise N2, NH3 usw.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen: Fig. 1 einen Schnitt durch eine mit dem erfindungsgemäßen Verfahren hergestellte Halbleiteranordnung und
Fig. 2 einen Schnitt zur Erläuterung des Verfahrens zur
Herstellung der Halbleiteranordnung nach Fig.
Fig. 1 zeigt eine Halbleiteranordnung mit einer Siliziumdioxidschicht 2, die auf ein (nicht gezeigtes) Substrat aufgetragen ist und in der eine Kontaktöffnung 9 vorgesehen ist. Diese KontaktÖffnung 9 ist mit Wolfram gefüllt, das einen "Plug" 1 bildet. Auf der Oberfläche des Plugs 1 ist eine Wolframnitridschicht 3 vorgesehen, die aus zu WNX nitridier- tem Wolfram besteht. Diese Wolframnitridschicht 3 ist "kragenförmig" von einer Siliziumnitridschicht 4 oder von teilweise zu Si3N4 nitridiertem Siliziumdioxid umgeben. Oberhalb der Wolframnitridschicht 3 befindet sich eine struktu- rierte untere Elektrode 5 aus beispielsweise Platin, die ihrerseits von einem para- oder ferroelektrischem Dielektrikum 6 überdeckt ist. Auf dieses Dielektrikum 6 ist schließlich eine obere Elektrode 7 aufgebracht. Die obere Elektrode 7, das Dielektrikum 6 und die untere Elektrode 5 bilden einen Kondensator, der eine hohe Kapazität hat, da für das Dielektrikum 6 beispielsweise PbZrTi03, SrBi2Ta209, BaSrTi03 oder andere para- oder ferroelektrische Materialien verwendet werden können.
Das Wolframnitrid für die Schicht 3 wird vorzugsweise durch ein RTP-Verfahren hergestellt. Es wirkt als Barrierematerial zwischen dem Platz des Füllmaterials 1 und der unteren Elektrode 5 aus Platin. Das Wolframnitrid stellt dabei zwischen der unteren Elektrode 5 und dem Füllmaterial 1 des Plugs eine elektrisch leitfähige Verbindung her und wirkt gleichzeitig als Oxidationsschutz für das Füllmaterial. Sollte zur Abscheidung des Dielektrikums ein Niedertemperaturprozeß angewandt werden, so könnte das Wolframnitrid direkt als weitere Elektrode dienen.
Das Wolframnitrid der Barriereschicht 3 hat bei Raumtemperatur einen spezifischen Widerstand von etwa 180 μΩcm und ist an Luft bis ca. 400° C - 500° C stabil.
Das Eindringen von Stickstoff in Wolfram bei der Bildung der Wolframnitridschicht 3 kann ohne weiteres durch eine sogenannte Augeranalyse nachgewiesen werden.
Die Herstellung der in Fig. 1 gezeigten Halbleiteranordnung kann etwa in der folgenden Weise erfolgen:
Zunächst wird eine CMOS-Ebene auf einem Halbleitersubstrat gebildet. Durch die darüber liegenden Oxidschichten wird das Kontaktloch 9 zur Kontaktierung von CMOS-Ebene und/oder Substrat geätzt. Dieses Kontaktloch 9 wird mit Wolfram als Füllmaterial 1 aufgefüllt. Sodann wird eine Aussparung 8 in dem Füllmaterial 1 gebildet (vergleiche Fig. 2) .
Da Platin als untere Elektrode 5 auf Siliziumdioxid schlechter anhaftet als auf Siliziumnitrid, wird sodann ein RTP-Pro- zeß mit stickstoffhaltigen Gasen durchgeführt. So kann bei- spielsweise gezeigt werden, daß eine 100 nm dicke Platinschicht auf Tetra- ethylorthosilikat- (TEOS-) Oxid nach einer Temperung an Luft bei 700° C während ca. 10 Minuten zusammenfließt, während eine solche Platinschicht auf Siliziumnitrid unter den gleichen Bedingungen stabil bleibt. Durch diesen RTP-Prozeß bildet sich die Siliziumnitridschicht 4, während gleichzeitig über dem Füllmaterial 1 aus Wolfram Wolframnitrid als Barriereschicht 3 entsteht. Diese Barriereschicht 3 ist auf diese Weise in die "kragenartige" Siliziumnitridschicht 4 eingebettet .
Auf die Barriereschicht 3 wird sodann die untere Elektrode 5 aus Platin aufgebracht . Sodann wird das Dielektrikum 6 mit hoher Dielektrizitätskonstanten oder ein Ferroelektrikum abgeschieden. Während dieser Abscheidung wirkt das Wolframnitrid der Barriereschicht 3 als Stopper für eindiffundierenden Sauerstoff und verhindert so eine unerwünschte Oxidation des Füllmaterials des Plugs 1. Schließlich wird noch auf das Di- elektrikum 6 die obere Elektrode 7 aufgetragen, welche ebenfalls aus Platin bestehen kann.
Wesentlich an der Erfindung ist also die Bildung der Barriereschicht 3 aus einem Nitrid zwischen dem Füllmaterial 1 des Plugs und der unteren Elektrode 5 des Kondensators.
Diese Barriereschicht 3 verhindert zuverlässig ein Eindringen von Sauerstoff in das Füllmaterial 1 und übernimmt gleichzeitig eine elektrisch leitfähige Verbindung zwischen diesem Füllmaterial und der Elektrode 5. Es kann auf einfache Weise zusammen mit der Herstellung der Siliziumnitridschicht 4 gebildet werden.

Claims

Patentansprüche
1. Verfahren zum Herstellen einer Halbleiteranordnung für integrierte Schaltungen, insbesondere Speicher, in DRAM- oder FeRAM-Technik, bei dem eine Stapelzelle in einer Isolierschicht (2) aus einem mit einem Füllmaterial (Plug) (1) gefüllten Kontaktloch gebildet wird, auf dem ein Kondensator mit einer unteren, dem Füllmaterial (1) zugewandten Elektrode (5) , einem paraelektrischen oder ferroelektrischen Dielektrikum (6) und einer oberen Elektrode (7) aufgebracht wird, d a d u r c h g e k e n n z e i c h n e t , daß nach Ätzen des Kontaktloches (9) in die Isolierschicht (2) und Auffüllen des Kontaktloches (9) mit dem Füllmaterial (1) in das Füllmaterial (1) eine Aussparung (8) eingebracht wird, daß das Füllmaterial (1) in der Aussparung (8) und die diese umgebende Isolierschicht (2) stickstoffhaltigen Gasen ausgesetzt werden, so daß auf der Oberfläche der Isolierschicht (2) eine Siliziumnitridschicht (4) und gleich- zeitig auf dem in der Aussparung (8) freiliegenden Füllmaterial (1) eine Barriereschicht (3) aus dem Nitrid des Füllmaterials gebildet werden, und daß sodann nacheinander die untere Elektrode (5) , das Dielektrikum (6) und die obere Elektrode (7) aufgebracht und strukturiert werden.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß für die untere Elektrode (5) Pt, Ru oder Ru02 und/oder für die obere Elektrode (7) Pt, Cu, AI, TiN oder Ti verwendet werden .
3. Verfahren nach Anspruch 1 oder 2 , d a d u r c h g e k e n n z e i c h n e t , daß die Barriereschicht (3) an ihrem Außenumfang von der zwi- sehen der Isolierschicht (2) und der unteren Elektrode (5) bzw. dem Dielektrikum (6) gelegenen Siliziumnitridschicht (4) umgeben wird.
4. Verfahren nach einem der Ansprüche 1 bis 2, d a d u r c h g e k e n n z e i c h n e t , daß das Füllmaterial (1) aus Wolfram und die Barriereschicht (3) aus Wolframnitrid gebildet wird.
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