EP0931333B1 - Herstellverfahren für eine hoch-epsilon-dielektrische oder ferroelektrische schicht - Google Patents

Herstellverfahren für eine hoch-epsilon-dielektrische oder ferroelektrische schicht Download PDF

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EP0931333B1 EP97910214A EP97910214A EP0931333B1 EP 0931333 B1 EP0931333 B1 EP 0931333B1 EP 97910214 A EP97910214 A EP 97910214A EP 97910214 A EP97910214 A EP 97910214A EP 0931333 B1 EP0931333 B1 EP 0931333B1
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Definitions

  • the invention relates to a manufacturing method for a high ⁇ dielectric or ferroelectric layer on one Substrate that is especially used to manufacture an integrated Semiconductor memory is used.
  • High- ⁇ -dielectric and ferroelectric substances are becoming increasingly important in the manufacture of integrated circuits. They are used, for example, as a capacitor dielectric in integrated memories because, due to their high dielectric constant ( ⁇ r of a few hundred), they reduce the space required for the storage capacitor and, because of the different polarization directions of the ferroelectric, they enable the construction of a non-volatile memory (FRAM) (no loss of information in the event of supply voltage failure and no constant refresh).
  • FRAM non-volatile memory
  • BST barium strontium titanate
  • ST strontium titanate
  • PZT lead zirconium titanate
  • SBT SrBi 2 Ta 2 O 9
  • SBTN SrBi 2 Ta 2-x Nb x O 9
  • a noble metal such as platinum or ruthenium is then used as the material for the first electrode, since the conductive materials such as polysilicon or aluminum that are usually used as the electrode material oxidize under these conditions.
  • a process is known from the article by A. Yuuki et al, IEDM 95, Technical Digest, page 115, in which the crystallization of a BST film produced in a CVD process takes place by annealing in N 2 .
  • a layer produced in this way has high leakage currents.
  • the object of the invention is therefore a manufacturing method for a high ⁇ dielectric layer or a ferroelectric layer with a reduced Specify temperature load. This task is accomplished by the Features of claim 1 solved.
  • FIG. 1 As an example of an application of the method, a cell of a DRAM memory with a capacitor (stacked cell) arranged above the selection transistor is shown.
  • the FIG shows a silicon substrate 1 with a MOS transistor arranged therein, which comprises two doped regions 3, 4 and a gate 5 insulated on the substrate. Inactive areas of the circuit are covered with insulation 2.
  • An insulation layer 6 covers the transistor, a connection 7 to the doped region 3 and a connection to the doped region 4 lying outside the plane of the drawing being provided.
  • the connection 7 can for example consist of polysilicon or tungsten, with which a contact hole etched into the insulation layer 6 is filled.
  • a diffusion barrier 9 made of tungsten nitride (or also WTiN, TiN, TaN or the like) is applied with a thickness of 30 nm, so that at least the entire exposed surface of the connection 7 is covered.
  • a first electrode 8 is then applied, for example by sputtering or MOCVD of a platinum layer, and structured appropriately.
  • the barrier can also be arranged on the electrode 8, or the electrode can be formed from the barrier material.
  • the arrangement thus far completed represents a carrier 1-9 for the high- ⁇ -dielectric or ferroelectric layer.
  • a BST layer is now applied to the carrier or this electrode 8 as a capacitor dielectric 10.
  • a 3-stage process in which in the first step the BST is sputtered on at a substrate temperature of up to 350 ° C, the layer thickness is about 10 - 200 nm.
  • the substrate and the BST layer deposited thereon are only removed during the Sputtering heated to the temperature T 1 .
  • the BST that is separated out is not yet crystalline or has a very small grain size.
  • the BST is crystallized in a second step in an RTP process in a nitrogen atmosphere.
  • the temperature is about 700 ° C., the time period is about 60 seconds. Oxidation of the barrier 9 is prevented by the nitrogen atmosphere.
  • This is followed by the third step, which is decisive for the functioning of the BST layer, namely about 3 minutes.
  • FIG 2 shows the temperature-time diagram of the in FIG described manufacturing process.

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Abstract

Das Verfahren sieht einen Mehrstufenprozeß vor, bei dem im ersten Schritt die Schicht bei niedriger Temperatur aufgesputtert wird, im zweiten Schritt ein RTP-Verfahren in inerter Atmosphäre bei mittlerer oder hoher Temperatur durchgeführt wird, und im dritten Schritt die Schicht in einer sauerstoffhaltigen Atmosphäre bei niedriger oder mittlerer Temperatur getempert wird. Die Temperaturbelastung gegenüber herkömmlichen Verfahren wird deutlich verringert, so daß bei Anwendung des Verfahrens zur Herstellung einer integrierten Speicherzelle eine Oxidation einer unterliegenden Barriereschicht verhindert werden kann.

Description

Die Erfindung betrifft ein Herstellverfahren für eine hoch-ε-dielektrische oder ferroelektrische Schicht auf einem Substrat, das insbesondere zur Herstellung eines integrierten Halbleiterspeichers verwendet wird.
Bei der Herstellung von integrierten Schaltungen gewinnen hoch-ε-dielektrische und ferroelektrische Substanzen zunehmend an Bedeutung. Sie werden beispielsweise als Kondensatordielektrikum in integrierten Speichern verwendet, da sie aufgrund ihrer hohen Dielektrizitätskonstante (εr von einigen hundert) den Platzbedarf des Speicherkondensators verringern bzw. aufgrund der unterschiedlichen Polarisationsrichtungen des Ferroelektrikums den Bau eines nichtflüchtigen Speichers (FRAM) ermöglichen (kein Verlust der Information bei Ausfall der Versorgungsspannung und kein ständiger Refresh).
Beispiele für derartige Substanzen sind Barium-Strontium-Titanat(BST), Strontium-Titanat (ST) oder Blei-Zirkonium-Titanat (PZT), sowie SBT (SrBi2Ta2O9), SBTN (SrBi2Ta2-xNbxO9). Die Herstellung dieser Materialien erfolgt durch einen Sputter-, Spin-on- oder Abscheideprozeß, der hohe Temperaturen (≥ 700°C) in einer sauerstoffhaltigen Atmosphäre benötigt. Beim Einsatz in einer Speicherzelle, die beispielsweise als stacked capacitor aufgebaut ist, wird dann als Material für die erste Elektrode ein Edelmetall wie Platin oder Ruthenium verwendet, da die üblicherweise als Elektrodenmaterial eingesetzten leitfähigen Materialen wie Polysilizium oder Aluminium unter diesen Bedingungen oxidieren. Derartige edelmetallhaltige Elektroden sind jedoch sauerstoffdurchlässig, was zur Folge hat, daß während der Herstellung des Kondensatordielektrikums tieferliegende Strukturen oxidiert werden und ein ausreichender Kontakt zwischen erster Elektrode und dem Auswahltransistor der Speicherzelle nicht gewährleistet ist. Nach dem Stand der Technik ist daher eine Barriere unterhalb des Kondensatordielektrikums notwendig, die eine Sauerstoffdiffusion unterdrückt. Auch bei diesen Diffusionsbarrieren besteht jedoch die Gefahr der Oxidation während der Herstellung des Kondensatordielektrikums, so daß der elektrische Kontakt zwischen erster Elektrode und Auswahltransistor unterbrochen wird. Hauptgrund dafür ist neben der hohen Temperatur auch die lange Zeitdauer (bis zu 60 min) der Abscheidung bzw. Temperung.
Aus dem Artikel von S. Yamauchi et al., Intern. Conf. On Solid State Devices & Materials, 21 August 1995, Yokohama, Tokio, Japan, Seiten 291 - 293 und aus dem Dokument EP 0 380 326 sind jeweils Verfahren zur Herstellung von ferroelektrischen PZT-Schichten bekannt.
Aus dem Artikel von A. Yuuki et al, IEDM 95, Technical Digest, Seite 115, ist ein Verfahren bekannt, bei dem die Kristallisierung eines in einem CVD-Verfahren hergestellten BST-Films durch eine Temperung in N2 erfolgt. Eine derartig hergestellte Schicht weist jedoch hohe Leckströme auf.
In dem Artikel von C. S. Hwang et al, Appl. Phys. Lett. 67 (1995) Seite 2819 beschreibt die Temperung von gesputterten BST-Schichten bei 550 bis 750°C in Stickstoff und Sauerstoff. Für die Herstellung einer Speicherzelle ist das Verfahren jedoch nicht geeignet, da die Temperung bei diesen Temperaturen in Sauerstoff die Barriere so stark oxidiert, daß die elektrische Verbindung zum Auswahltransistor unterbrochen wäre.
Die Erfindung hat daher zur Aufgabe, ein Herstellverfahren für eine hoch-ε-dielektrische Schicht oder eine ferroelektrische Schicht mit einer verringerten Temperaturbelastung anzugeben. Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst.
Bei der Erfindung wird ein Mehrstufenprozeß mit mindestens drei Schritten eingesetzt, um eine Oxidation der Barriere zu verhindern. Im ersten Schritt wird die Schicht bei einer niedrigen Substrattemperatur (T1< 500°C) aufgesputtert. Die so erhaltene Schicht ist jedoch nicht kristallin bzw. hat eine sehr geringe Korngröße. Dies hat ein sehr geringes ε zur Folge. Der zweite Schritt ist ein RTP-Schritt (Rapid Thermal Processing) bei mittlerer bis hoher Temperatur (T2: 500 bis 900°C, vorzugsweise 600 bis 800°C) in einer inerten Atmosphäre, die keinen Sauerstoff enthält. Besonders geeignet sind eine Stickstoff-Atmosphäre, Ar oder ein Ar/N2-Gemisch. Die N2-Atmosphäre verhindert eine Oxidation der Barriere, da der gesamte Sauerstoff in der Schicht gebunden ist. Nach diesem Schritt weist die Schicht ein hohes ε auf, hat jedoch hohe Leckströme, die auf Sauerstoffleerstellen in der Schicht zurückzuführen sind. Im dritten Schritt wird eine Nachtemperung bei niedriger oder mittlerer Temperatur (T3: 200 bis 600°C, vorzugsweise 300 bis 500°C) in einer sauerstoffhaltigen Atmosphäre durchgeführt. Dabei wird der Schicht Sauerstoff zugeführt, und die Leckströme werden um mehrere Größenordnungen verringert. ε sinkt dabei nur geringfügig ab. Die Zeitdauer für die Nachtemperung kann bis zu 1h betragen (typischerweise 1 bis 15 min.), die Temperatur dieses Prozeßschritts darf nicht zu hoch gewählt werden, um eine Oxidation der Barriere zu verhindern.
FIG 1
zeigt eine Speicherzelle einer integrierten Halbleiterschaltung, bei der das Verfahren eingesetzt werden kann,
FIG 2
zeigt ein Temperatur-Zeit-Diagramm eines Ausführungsbeispieles der Erfindung.
FIG 1: Als Beispiel für eine Anwendung des Verfahrens ist eine Zelle eines DRAM-Speichers mit einem über dem Auswahltransistor angeordneten Kondensator (Stacked-Zelle) dargestellt. Die FIG zeigt ein Silizium-Substrat 1 mit einem darin angeordneten MOS-Transistor, der zwei dotierte Gebiete 3, 4 und ein isoliert auf dem Substrat angebrachtes Gate 5 umfaßt. Nicht aktive Bereiche der Schaltung sind mit einer Isolation 2 bedeckt. Eine Isolationsschicht 6 bedeckt den Transistor, wobei ein Anschluß 7 zum dotierten Gebiet 3 und ein außerhalb der Zeichenebene liegender Anschluß zum dotierten Gebiet 4 vorgesehen sind. Der Anschluß 7 kann beispielsweise aus Polysilizium oder Wolfram bestehen, mit dem ein in die Isolationsschicht 6 geätztes Kontaktloch aufgefüllt wird. Dann wird mit einem bekannten Verfahren eine Diffusionsbarriere 9 aus Wolframnitrid (oder auch WTiN, TiN, TaN o.ä.) mit einer Dicke von 30 nm aufgebracht, so daß mindestens die gesamte freiliegende Oberfläche des Anschlusses 7 bedeckt ist. Anschließend wird eine erste Elektrode 8 aufgebracht, beispielsweise durch Sputtern oder MOCVD einer Platinschicht, und geeignet strukturiert. Die Barriere kann auch auf der Elektrode 8 angeordnet sein, oder es kann die Elektrode aus dem Barrierenmaterial geformt sein. Die soweit fertiggestellte Anordnung stellt einen Träger 1 - 9 für die hoch-ε-dielektrische oder ferroelektrische Schicht dar.Auf den Träger bzw. diese Elektrode 8 wird nun eine BST-Schicht als Kondensatordielektrikum 10 aufgebracht. Dafür wird ein 3-Stufen-Prozeß eingesetzt, bei dem im ersten Schritt das BST bei einer Substrattemperatur bis maximal 350°C aufgesputtert wird, die Schichtdicke beträgt etwa 10 - 200 nm. Das Substrat und die darauf abgeschiedene BST-Schicht werden nur während des Sputtervorgangs auf die Temperatur T1 geheizt. Das dabei abgeschiedene BST ist aber noch nicht kristallin bzw. hat eine sehr geringe Korngröße. Nach dem Sputtern wird das BST in einem zweiten Schritt in einem RTP-Verfahren in einer Stickstoff-Atmosphäre kristallisiert. Die Temperatur beträgt dabei etwa 700°C, die Zeitdauer etwa 60 sec. Eine Oxidation der Barriere 9 wird durch die Stickstoff-Atmosphäre verhindert. Anschließend erfolgt der für die Funktion der BST-Schicht entscheidende dritte Schritt, nämlich eine etwa 3-min. Nachtemperung bei etwa 400°C in Luft, Sauerstoff oder einem O2/N2-Gemisch, wodurch dem BST Sauerstoff zugeführt und die Leckströme um mehrere Größenordnungen verringert werden. Der O2-Partialdruck hat einen Einfluß auf die Qualität des BST. Mit dem beschriebenen mehrstufigen Prozeß können bei der beschriebenen Anordnung BST-Schichten mit ε > 200 und Leckströmen von etwa 10-8 A/cm2 hergestellt werden. Schließlich wird die Speicherzelle durch Herstellen der zweiten Elektrode 11, beispielsweise aus Platin, vervollständigt.
FIG 2 zeigt das Temperatur-Zeit-Diagramm des in FIG 1 beschriebenen Herstellverfahrens.

Claims (6)

  1. Herstellverfahren für eine hoch-ε-dielektrische oder eine ferroelektrische Schicht (10) auf einem Träger (1 bis 9) mit folgenden Schritten:
    1) Aufsputtern der Schicht (10) bei einer niedrigen Temperatur T1, die unter 500°C liegt,
    2) Durchführen eines RTP-Schritts in einer inerten Atmosphäre bei einer Temperatur T2, die im Bereich 500 - 900°C liegt,
    3) Temperung der Schicht (10) in einer sauerstoffhaltigen Atmosphäre bei einer Temperatur T3, die im Bereich 200 - 600°C liegt.
  2. Herstellverfahren nach Anspruch 1, bei dem die Temperatur T2 im Bereich von 600 bis 800°C liegt.
  3. Herstellverfahren nach einem der Ansprüche 1 bis 2, bei dem die Temperatur T3 im Bereich von 300 bis 500°C liegt.
  4. Herstellverfahren nach einem der Ansprüche 1 bis 3, bei dem der zweite Schritt einer stickstoffhaltigen Atmosphäre durchgeführt wird.
  5. Herstellverfahren nach einem der Ansprüche 1 bis 4, bei dem die Atmosphäre im dritten Schritt aus Sauerstoff oder Luft besteht und die Zeitdauer 1 bis 15 min. beträgt.
  6. Verwendung des Verfahrens nach einem der Ansprüche 1 bis 5 bei der Herstellung eines Kondensatordielektrikums in einer integrierten Speicherzelle.
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