EP0931347A1 - Integrierte halbleiterspeicheranordnung mit "buried-plate-elektrode" - Google Patents

Integrierte halbleiterspeicheranordnung mit "buried-plate-elektrode"

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Publication number
EP0931347A1
EP0931347A1 EP97912027A EP97912027A EP0931347A1 EP 0931347 A1 EP0931347 A1 EP 0931347A1 EP 97912027 A EP97912027 A EP 97912027A EP 97912027 A EP97912027 A EP 97912027A EP 0931347 A1 EP0931347 A1 EP 0931347A1
Authority
EP
European Patent Office
Prior art keywords
electrode
source region
semiconductor body
memory arrangement
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP97912027A
Other languages
English (en)
French (fr)
Inventor
Günther SCHINDLER
Carlos Mazure-Espejo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0931347A1 publication Critical patent/EP0931347A1/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Definitions

  • the invention relates to an integrated semiconductor memory arrangement which consists of a multiplicity of memory cells of the same type, each having the following features:
  • a selection transistor having a drain region, a source region and a gate
  • the source region and the drain region are arranged in a semiconductor body, the gate in an insulation layer arranged above the semiconductor body;
  • a storage capacitor which has a first electrode, a second electrode and a storage dielectric arranged between the two electrodes;
  • the first electrode is conductively connected to the source region of the selection transistor
  • the second electrode is conductively connected to a common plate which is located below the source region
  • Such a memory arrangement is known from DE 38 40 559 AI.
  • the memory arrangement described there has a NEN storage capacitor arranged below a source region, which is conductively connected to the source region with a first electrode.
  • a second electrode of the storage capacitor is connected to a common plate, which is arranged below the source region.
  • DE 39 31 381 AI describes a memory arrangement with switching elements arranged in a substrate below selection transistors. These switching elements can be designed, for example, as memory capacitors, which are connected with a first electrode to a source region of a selection transistor and with a second electrode to a common plate designed as a buried wiring level.
  • a memory arrangement which has a number of selection transistors, each of which is connected to a source region with a first electrode of a storage capacitor.
  • the storage capacitor is located in a substrate below the source region, the second electrode of the source region is formed by a conductive substrate region which is electrically insulated from the source region.
  • US 53 09 008 describes a memory arrangement with a number of selection transistors, each of which has a source region which is connected to a first electrode of a storage capacitor.
  • the storage capacitors are located in a substrate in which the source regions are also arranged.
  • a second electrode of the storage capacitors is connected to a common plate arranged below the source regions.
  • a disadvantage of the known memory arrangements is the spatial arrangement of the storage capacitors, which must be manufactured during the manufacturing process before the selection transistors are manufactured. Especially with the Using special memory dielectrics, such as ferroelectric memory dielectrics, these memory dielectrics can contaminate the semiconductor process used to manufacture the selection transistors.
  • the aim of the invention is to provide a semiconductor memory device in which additional space is available on the first main surface for wiring, in which the above-mentioned problems in particular do not arise and which can be easily produced using known methods. Furthermore, the aim of the invention is to specify a method for producing such a semiconductor memory arrangement.
  • the storage capacitor is arranged on side surfaces of a cutout in the insulation layer above the source region.
  • the semiconductor memory arrangement described it is possible in a simple manner to use prefabricated arrangements from selection transistors for producing the memory arrangement.
  • the production of the storage capacitors can take place spatially distant from the production of the selection transistors; The risk of contamination of the semiconductor process used to manufacture the selection transistors is thus avoided.
  • WeicerbiiPHgen of the invention are the subject of the dependent claims.
  • ferroelectric materials are used as the storage dielectric.
  • Ferroelectric materials of this type offer the advantage that those in the form of electrical charge in the memory stored information is retained after the loss of a supply voltage or that the information does not have to be refreshed at regular intervals, which is necessary in conventional semiconductor memory devices that use a dielectric with paraelectric properties due to leakage currents occurring.
  • ferroelectric properties of most of the previously known ferroelectric materials that are suitable for such storage dielectrics are temperature-dependent. These ferroelectric materials behave ferroelectrically below a temperature which is characteristic of them, while they behave paraelectrically above this characteristic temperature, the dielectric constant in the paraelectric state being substantially higher than the dielectric constant of previously used storage dielectrics.
  • the temperature below which ferroelectric properties are established is very low in some ferroelectric materials, so that from a technical point of view the use of these ferroelectric materials is only possible in the paraelectric state, the dielectric constant of which in the paraelectric state is in each case more than 10, preferably more than Is 100.
  • the storage dielectric has a dielectric constant greater than 10.
  • Materials for such storage dielectrics are, for example, the ferroelectric materials mentioned above, which are used above the temperature that is characteristic of them.
  • the storage dielectric is an oxidic dielectric.
  • the class of oxidic dielectrics includes, for example, SBTN SrBi 2 (Ta 1 _ ⁇ Nb ⁇ ) 2 0 9 , SBT SrBi 2 Ta 2 0 9 , PZT (Pb, Zr) Ti0 3 , BST
  • the formula (Pb, Zr) Ti0 3 stands for Pb x Zr 1 _ ⁇ Ti0 3 .
  • the proportion of Pb and Zr in this substrate may vary, where the ratio of Pb and Zr, the temperature behavior of this dielectric significantly determ m t, that is, determines the temperature below which the substrate ferro- electrical properties or above which the substrate has paraelectric properties.
  • the formula (Ba, Sr) Ti0 3 stands for Ba x Sr 1 _ ⁇ Ti0 3 , with this substrate
  • Temperature behavior can be significantly determined via the ratio of Ba to Sr.
  • the list of substances mentioned is by no means exhaustive. The selection of one of the substances as the storage dielectric depends to a large extent on processing factors during the manufacturing process but also on factors during the use of the semiconductor storage arrangement, for example the ambient temperature.
  • the cutout in the insulation layer is preferably arranged centrally above the source region, as is proposed in a further embodiment of the invention.
  • the second electrodes of the respective memory cells are connected to the common plate by a conductive connection which extends downward through the source region and the semiconductor body.
  • the storage dielectric extends downward through the source region and the semiconductor body to the common plate and the conductor.de ver bond surrounds.
  • the second electrode can also follow between the conductive connection and the storage dielectric O 98/15007
  • a further embodiment of the invention provides for the conductive connection to be insulated from the source region and the semiconductor body by means of an insulation collar, which can consist, for example, of a semiconductor oxide.
  • the common plate which runs below the selection transistors, can be a region of the semiconductor body, this region being doped in order to have sufficient electrical conductivity.
  • a method for producing a semiconductor memory arrangement according to one of the above-mentioned embodiments is the subject of claims 12 to 15.
  • the invention is explained in more detail below in connection with exemplary embodiments with reference to figures. Show it:
  • FIG. 1 shows a first embodiment of a semiconductor memory device according to the invention in cross section
  • FIG. 2 shows a second exemplary embodiment of a semiconductor memory arrangement according to the invention in cross section
  • Fig. 3 shows a semiconductor memory device according to the invention in plan view.
  • Fig. 1 shows a cross section through a section of a semiconductor memory device 1 according to the invention.
  • a memory cell of the semiconductor memory arrangement 1 is shown in the figure.
  • the memory cell has a selection transistor, which has a source region 4 and a drain region 6, which are arranged in a semiconductor body 12.
  • Above the semiconductor body 12 there is an insulation layer 10 in which a gate 8 of the selection transistor is arranged, a thin region of the insulation layer 10 being located between the gate 8 and the semiconductor body 12.
  • the source and drain regions 4, 6 can, for example, consist of regions of the semiconductor body 12 doped complementarily to the conductivity type of the semiconductor body 12, while the gate can be made of polysilicon, for example.
  • Silicon dioxide SiC * 2 or silicon nitride Si3N4, for example, can be used as the material for the insulation layer 10.
  • a common plate 14 is located below the source and drain regions 4, 6 in the semiconductor body 12, it being possible for the common plate 14 to be a doped region of the semiconductor body 12.
  • the recess 26 extends in the insulation layer 10 as far as the source region 4, so that the first electrode 16 is electrically conductively connected to the source region 4.
  • a second recess 29 extends from a second main compartment 30 of the semiconductor body downward through the source region 4 and the semiconductor body 12 to the common plate 14.
  • a storage dielectric 20 is applied over the first electrode 16 and on side surfaces of the second recess 29. over which a second electrode 18 is in turn located.
  • the first electrode 16, the storage dielectric 20 and the second electrode 18 form a storage capacitor in the region of the recess 26 of the insulation layer 10, while in the region of the second recess 29 the storage dielectric 20 insulates the second electrode 18 from the source region 4 and the semiconductor body 12 .
  • the barrier layer is particularly useful when using ferroelectric materials as the storage dielectric 20.
  • the barrier layer can consist, for example, of TiN, W, WTiN or TaN.
  • the second electrode 18 is electrically conductively connected to the common plate 14, an interspace located within the second electrode 18 is filled with a conductive material that forms a conductive connection 24 and improves charge transport from the common plate 14 to the second electrode 18.
  • the conductive connection 24 can, for example, be made of lysilicon exist, a possible material for the production of the two electrodes 16, 18 is platinum.
  • regions of a first main surface 2 of the insulation layer 10 are exposed at the top, so that these regions can be used in particular for wiring the semiconductor memory arrangement 1.
  • the representation of word and bit lines, which are an example of wiring within semiconductor memory arrangements, and of the representation of further wiring are omitted in the example shown.
  • FIG. 2 shows a section of a further exemplary embodiment of a semiconductor memory arrangement 1 in cross section.
  • a memory cell shown in FIG. 2 has a storage capacitor which is arranged on side surfaces of a cutout 26 in an insulation layer 10 above a source region 4 of a selection transistor.
  • a first electrode 16 of the storage capacitor is electrically conductively connected to the source region 4.
  • a storage dielectric 20 is applied over the first electrode 16, over which a second electrode 18 is applied, the storage dielectric 20 isolating the first electrode 16 and the second electrode 18 and the second electrode 18 and the source region 4 from one another.
  • a barrier layer may be located between the first electrode 16 and the source region 4 and between the storage dielectric 20 and the source region 4, which protects the source region 4 from oxidation during the production of such a semiconductor memory arrangement when the storage dielectric 20 is applied.
  • the barrier layer is particularly useful when using ferroelectric materials as the storage dielectric 20.
  • the barrier layer can consist, for example, of TiN, WN, WTiN or TaN.
  • a second cutout 29 extends from a second main surface 30 of a semiconductor body 12 through the source region 4 and the semiconductor body 12 down to a common plate 14. On the side surfaces of the second recess 29, an insulation collar 28 is applied, which extends upwards into a recess formed by the second electrode 18 and covers regions of the second electrode 18.
  • An intermediate space formed within the second electrode 18 and the insulation collar 28 is filled with a conductive material, so that a conductive connection 24 is created.
  • the conductive connection 24 is insulated from the source region 4 and the semiconductor body 12 by the insulation collar 28.
  • the second electrode 18 is connected to the common plate 14 by means of the conductive connection 24.
  • FIG. 3 shows the semiconductor memory arrangement 1 shown in FIG. 1 or FIG. 2 in a top view.
  • the insulation layer 10 is shown, in which there is the rectangular recess 26 in the present example, on the side surfaces of which the first electrode 16 is applied.
  • the dielectric layer 20 is attached to the first electrode 16, and the second electrode 18 is attached to the latter.
  • the space formed within the second electrode 18 is filled by the conductive connection 24.

Landscapes

  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

Halbleiterspeicheranordnung, die eine Vielzahl Auswahltransistoren aufweist, die jeweils mit einer ersten Elektrode (16) eines Speicherkondensators verbunden sind, wobei eine zweite Elektrode (18) des Speicherkondensators mit einer gemeinsamen Platte (14) verbunden ist, wobei die gemeinsame Platte unterhalb der Auswahltransistoren in einem Halbleiterkörper angeordnet ist, wobei der Speicherkondensator an Seitenflächen einer Aussparung (26) der Isolationsschicht (10) über dem Source-Gebiet (4) angeordnet ist. Das Speicherdielektrikum (20) weist vorzugsweise ferroelektrische Eigenschaften auf.

Description

Beschreibung
Integrierte Halbleiterspeicheranordnung mit "Buried-Plate-Elektrode"
Die Erfindung betrifft eine integrierte Halbleiterspeicheranordnung, die aus einer Vielzahl gleichartiger Speicherzellen besteht, die jeweils folgende Merkmale aufweisen:
einen Auswahltransistor, der ein Drain-Gebiet, ein Source-Gebiet und ein Gate aufweist;
das Source-Gebiet und das Drain-Gebiet sind in einem Halbleiterkörper, das Gate in einer über dem Halbleiterkörper angeordneten Isolationsschicht angeordnet;
einen Speicherkondensator, der eine erste Elektrode, eine zweite Elektrode sowie ein zwischen den beiden Elek- troden angeordnetes Speicherdielektrikum aufweist;
die erste Elektrode ist leitend mit dem Source-Gebiet des Auswahltransistors verbunden,
- die zweite Elektrode ist leitend mit einer gemeinsamen Platte verbunden, die sich unterhalb des Source-Gebietes befindet,
sowie ein Verfahren zu deren Herstellung.
Bei einer derartigen Speicheranordnung steht auf einer Hauptfläche der Isolationsschicht über den Auswahltransistoren zusätzlicher Raum für Verdrahtung zur Verfügung.
Eine derartige Speicheranordnung ist aus der DE 38 40 559 AI bekannt. Die dort beschriebene Speieheranordnung besitzt ei- nen unterhalb eines Source-Gebietes angeordneten Speicherkondensator, der mit einer ersten Elektrode leitend mit dem Source-Gebiet verbunden ist. Eine zweite Elektrode des Speicherkondensators ist mit einer gemeinsamen Platte verbunden, die unterhalb des Source-Gebiets angeordnet ist.
Die DE 39 31 381 AI beschreibt eine Speicheranordnung mit in einem Substrat unterhalb von Auswahltransistoren angeordneten Schaltelementen. Diese Schaltelemente können bspw. als Spie- cherkondensatoren ausgebildet sein, die mit einer ersten Elektrode an ein Source-Gebiet eines Auswahltransistors und die mit einer zweiten Elektrode an eine als vergrabene Verdrahtungsebene ausgebildete gemeinsame Platte angeschlossen sind.
Aus der US 47 94 434 ist eine Speicheranordnung bekannt, die eine Anzahl Auswahltransistoren aufweist, die jeweils mit einem Source-Gebiet mit einer ersten Elektrode eines Speicherkondensators vebunden sind. Der Speicherkondensator befindet sich in einem Substrat unterhalb des Source-Gebiets, die zweite Elektrode des Source-Gebiets wird durch einen leitenden Substratbereich gebildet, der von dem Source-Gebiet elektrisch isoliert ist.
Die US 53 09 008 beschreibt eine Speicheranordnung mit einer Anzahl Auswahltransistoren, die jeweils ein Source-Gebiet aufweisen, welches mit einer ersten Elektrode eines Speicherkondensators verbunden ist. Die Speicherkondensatoren befinden sich in einem Substrat, in welchem auch die Source- Gebiete angeordnet sind. Eine zweite Elektrode der Speicherkondensatoren ist mit einer unterhalb der Source-Gebiete angeordneten gemeinsamen Platte verbunden.
Nachteilig bei den bekannten Speicheranordnungen ist die räumliche Anordnung der Speicherkondensatoren, deren Herstellung während des Fertigungsprozesses vor der Herstellung der Auswahltransistoren zu erfolgen hat. Insbesondere bei der Verwendung spezieller Speicherdielektrika, wie ferroelektri- scher Speicherdielektrika, kann es durch diese Speicherdielektrika zu Verunreinigungen des zur Herstellung der Auswahl - transistoren angewandten Halbleiterprozesses kommen.
Die Erfindung hat das Ziel, eine Halbleiterspeicherancrdnung zur Verfügung zu stellen, bei der zusätzlicher Raum auf der ersten Hauptfläche für Verdrahtungen zur Verfügung steht, bei der sich insbesondere die oben genannten Probleme nicht erge- ben und die mit bekannten Verfahren leicht herstellbar ist. Des Weiteren ist es Ziel der Erfindung, ein Verfahren zur Herstellung einer derartigen Halbleiterspeicheranordnung anzugeben.
Dieses Ziel wird für die eingangs genannte Halbleiterspeicheranordnung durch folgendes zusätzliches Merkmal erreicht :
der Speicherkondensator ist an Seitenflächen einer Aussparung der Isolationsschicht über dem Source-Gebiet an- geordnet ist.
Bei der beschriebenen Halbleiterspeicheranordnung ist es in einfacher Art und Weise möglich vorgefertigte Anordnungen aus Auswahltransistoren zur Herstellung der Speicheranordnung zu verwenden. Die Herstellung der Speicherkondensatoren kann räumlich entfernt von der Herstellung der Auswahltransistoren erfolgen; die Gefahr von Verunreinigungen des zur Herstellung der Auswahltransistoren angewandten Halbleiterprozesses ist damit vermieden.
Weicerbiidüngen der Erfindung sind Gegenstand der Unteransprüche .
Eine Ausführungsform der Erfindung sieht vor, ferroeiektri- sehe Materialien als Speicherdielektrikum zu verwenden. Derartige ferroelektrische Materialien bieten den Vorteil, daß die in Form von elektrischer Ladung in den Speicherkcndensa- toren gespeicherte Information nach Wegfall einer Versorgungsspannung erhalten bleibt bzw. daß die Informationen nicht in regelmäßigen Abständen aufgefrischt werden müssen, was bei üblichen Halbleiterspeicheranordnungen, die ein Dielektrikum mit paraelektrischen Eigenschaften verwenden, aufgrund auftretender Leckströme notwendig ist.
Die ferroelektrischen Eigenschaften der meisten der bisher bekannten ferroelektrischen Materialien, die für derartige Speicherdielektrika in Frage kommen, sind temperaturabhängig. Diese ferroelektrischen Materialien verhalten sich unterhalb einer für sie charakteristischen Temperatur ferroelektrisch, während sie sich oberhalb dieser charakteristischen Temperatur paraelektrisch verhalten, wobei die Dielektrizitätskon- stante im paraelektrischen Zustand wesentlich höher ist als die Dielektrizitätskonstanten bisher verwendeter Speicherdielektrika. Die Temperatur, unterhalb derer sich ferroelektri- sche Eigenschaften einstellen, ist bei einigen ferroelektrischen Materialien sehr niedrig, so daß aus technischer Sicht eine Verwendung dieser ferroelektrischen Materialien nur im paraelektrischen Zustand in Frage kommt, wobei deren Dielektrizitätskonstante im paraelektrischen Zustand jeweils über 10, vorzugsweise über 100 beträgt.
Eine Ausführungsform der Erfindung sieht vor, daß das Speicherdielektrikum eine Dielektrizitätskonstante größer als 10 besitzt. Materialien für derartige Speicherdielektrika sind beispielsweise oben genannte ferroelektrische Materialien, die oberhalb der für sie charakteristischen Tempertur verwen- det werden.
Eine Ausführungsform der Erfindung sieht vor, daß das Speicherdielektrikum ein oxidisches Dielektrikum ist. Zur Klasse der oxidischen Dielektrika gehören beispielsweise SBTN SrBi2 (Ta1_χNbχ) 209, SBT SrBi2Ta209, PZT (Pb, Zr)Ti03, BST
(Ba, Sr)Ti03 oder ST SrTi03. Die Formel (Pb, Zr)Ti03 steht für PbxZr1_χTi03. Der Anteil an Pb und Zr bei diesem Substrat kann variieren, wobei das Verhältnis aus Pb und Zr das Temperaturverhalten dieses Dielektrikums maßgeblich bestimmt, d.h. die Temperatur bestimmt, unterhalb deren das Substrat ferro- elektrische Eigenschaften bzw. oberhalb derer das Substrat paraelektrische Eigenschaften aufweist. Die Formel (Ba, Sr)Ti03 steht für BaxSr1_χTi03 , wobei bei diesem Substrat das
Temperaturverhalten über das Verhältnis von Ba zu Sr maßgeblich bestimmt werden kann. Die Liste der genannten Substanzen ist keineswegs vollständig. Die Auswahl einer der Substanzen als Speicherdielektrikum hängt maßgeblich von Verarbeitungs- faktoren während des Herstellverfahrens aber auch von Faktoren während des Einsatzes der Halbleiterspeicheranordnung, beispielsweise der Umgebungstemperatur ab.
Bei Verwendung derartiger Materialien mit hoher Dielektrizitätskonstante können Speicherkondensatoren mit ausreichenden Kapazitäten bei geringer Kondensatorfläche hergestellt werden.
Die Aussparung der Isolationsschicht ist vorzugsweise zentral über dem Source-Gebiet angeordnet, wie in einer weiteren Aus- führungsform der Erfindung vorgeschlagen ist .
In einer weiteren Ausführungsform der Erfindung ist vorgese- hen, daß die zweiten Elektroden der jeweiligen Speicherzellen durch eine leitfähige Verbindung, die sich nach unten durch das Source-Gebiet und den Halbleiterkörper erstreckt, mit der gemeinsamen Platte verbunden sind.
Um die leitende Verbindung gegen das Source-Gebiet und den Halbleiterkörper zu isolieren, ist in einer Ausführungsform der Erfindung vorgesehen, daß sich das Speicherdielektrikum nach unten durch das Source-Gebiet und den Halbleiterkörper bis zu der gemeinsamen Platte erstreckt und die leiter.de Ver- bindung umgibt. Zwischen der leitenden Verbindung und dem Speicherdielektrikum kann auch die zweite Elektrode nach O 98/15007
5a
unten durch das Source-Gebiet und den Halbleiterkörper bis zu der gemeinsamen Platte geführt sein.
Eine weitere Ausführungsform der Erfindung sieht vor, die leitende Verbindung durch einen Isolationskragen, der beispielsweise aus einem Halbleiteroxid bestehen kann, gegen das Source-Gebiet und den Halbleiterkörper zu isolieren.
Die gemeinsame Platte, die unterhalb der Auswahltransistoren verläuft kann ein Bereich des Halbleiterkörpers sein, wobei dieser Bereich dotiert ist, um eine ausreichende elektrische Leitfähigkeit aufzuweisen.
Verfahren zur Herstellung einer Halbleiterspeicheranordnung nach einer der oben genannten Ausführungen ist Gegenstand der Ansprüche 12 bis 15. Die Erfindung wird nachfolgend im Zusammenhang mit Ausführungsbeispielen anhand von Figuren näher erläutert. Es zeigen:
Fig. 1 ein erstes Ausführungsbeispiel einer Halbleiterspeicheranordnung nach der Erfindung im Querschnitt,
Fig. 2 ein zweites Ausführungsbeispiel einer Halbleiterspeicheranordnung nach der Erfindung im Querschnitt,
Fig. 3 eine Halbleiterspeicheranordnung nach der Erfindung in Draufsicht .
In den nachfolgenden Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
Fig. 1 zeigt einen Querschnitt durch einen Ausschnitt einer Halbleiterspeicheranordnung 1 nach der Erfindung. In der Figur ist eine Speicherzelle der Halbleiterspeicheranordnung 1 dargestellt. Die Speicherzelle besitzt einen Auswahltransi- stor, der ein Source-Gebiet 4 und ein Drain-Gebiet 6 auf- weist, die in einem Halbleiterkörper 12 angeordnet sind. Über dem Halbleiterkörper 12 befindet sich eine Isolationsschicht 10 in der ein Gate 8 des Auswahltransistors angeordnet ist, wobei sich zwischen dem Gate 8 und dem Halbleiterkörper 12 ein dünner Bereich der Isolationsschicht 10 befindet. Das Source- und Drain-Gebiet 4, 6 können beispielsweise aus komplementär zum Leitungstyp des Halbleiterkörpers 12 dotierten Bereichen des Halbleiterkörpers 12 bestehen, während das Gate beispielsweise aus Polysilizium sein kann. Als Material für die Isolationsschicht 10 kann beispielsweise Siliziumdioxid SiC*2 oder Siliziumnitrid Si3N4 verwendet werden. Wie aus Figur 1 ersichtlich befindet sich eine gemeinsame Platte 14 unterhalb des Source- und Drain-Gebietes 4, 6 in dem Halbleiterkörper 12, wobei die gemeinsame Platte 14 ein dotierter Bereich des Halbleiterkörpers 12 sein kann. In der Isolationsschicht 10 befindet sich über dem Source-Gebiet 4 eine Aussparung 26, an deren Seitenflächen eine erste Elektrode 16 aufgebracht ist. Die Aussparung 26 reicht in der Isolationsschicht 10 bis an das Source-Gebiet 4 heran, so daß die erste Elektrode 16 elektrisch leitend mit dem Source- Gebiet 4 in Verbindung steht. Eine zweite Aussparung 29 erstreckt sich von einer zweiten Hauptfache 30 des Halbleiterkörpers nach unten durch das Source-Gebiet 4 und den Halbleiterkörper 12 bis in die gemeinsame Platte 14. Über der ersten Elektrode 16 und an Seitenflächen der zweiten Aussparung 29 ist ein Speicherdielektrikum 20 aufgebracht, über welchem sich wiederum eine zweite Elektrode 18 befindet. Die erste Elektrode 16, das Speicherdielektrikum 20 und die zweite Elektrode 18 bilden im Bereich der Aussparung 26 der Isolationsschicht 10 einen Speicherkondensator, während im Bereich der zweiten Aussparung 29 das Speicherdielektrikum 20 die zweite Elektrode 18 gegen das Source-Gebiet 4 und den Halbleiterkörper 12 isoliert. Zwischen der ersten Elektrode 16 und dem Source-Gebiet 4 sowie zwischen dem Speicherdielektrikum 20 und dem Source-Gebiet 4 kann sich eine Barrieren- schicht befinden, die das Source-Gebiet 4 während eines Herstellverfahrens einer derartigen Halbleiterspeicheranordnung beim Aufbringen des Speicherdielektrikums 20 vor einer Oxida- tion schützt. Die Barrierenschicht ist insbesondere bei der Verwendung ferroelektrischer Materialien als Speicherdielek- trikum 20 sinnvoll. Die Barrierenschicht kann beispielsweise aus TiN, W , WTiN oder TaN bestehen. Die zweite Elektrode 18 ist elektrisch leitend mit der gemeinsamen Platte 14 verbunden, ein innerhalb der zweiten Elektrode 18 befindlicher Zwischenraum ist mit einem leitfähigen Material ausgefüllt, das eine leitende Verbindung 24 bildet und Ladungstransport von der gemeinsamen Platte 14 auf die zweite Elektrode 18 verbessert. Die leitende Verbindung 24 kann beispielsweise aus Po- lysilizium bestehen, ein mögliches Material zur Herstellung der beiden Elektroden 16, 18 ist Platin.
Wie aus Fig. 1 ersichtlich, liegen Bereiche einer ersten Hauptfläche 2 der Isolationsschicht 10 nach oben frei, so daß diese Bereiche insbesondere zur Verdrahtung der Halbleiterspeicheranordnung 1 verwendet werden können. Auf die Darstellung von Wort- und Bitleitungen, die ein Beispiel für eine Verdrahtung innerhalb von Halbleiterspeicheranordnungen sind, sowie auf die Darstellung weiterer Verdrahtungen ist in dem dargestellten Beispiel verzichtet.
Fig. 2 zeigt einen Ausschnitt eines weiteren Ausführungsbei- spiels einer Halbleiterspeicheranordnung 1 im Querschnitt. Eine in Fig. 2 dargestellte Speicherzelle weist einen Speicherkondensator auf, der an Seitenflächen einer Aussparung 26 einer Isolationsschicht 10 über einem Source-Gebiet 4 eines Auswahltransistors angeordnet ist. Eine erste Elektrode 16 des Speicherkondensators ist elektrisch leitend mit dem Sour- ce-Gebiet 4 verbunden. Über der ersten Elektrode 16 ist ein Speicherdielektrikum 20 aufgebracht, über welchem eine zweite Elektrode 18 aufgebracht ist, wobei das Speicherdielektrikum 20 die erste Elektrode 16 und die zweite Elektrode 18 sowie die zweite Elektrode 18 und das Source-Gebiet 4 gegeneinander isoliert. Zwischen der ersten Elektrode 16 und dem Source- Gebiet 4 sowie zwischen dem Speicherdielektrikum 20 und dem Source-Gebiet 4 kann sich eine Barrierenschicht befinden, die das Source-Gebiet 4 während eines Herstellverfahrens einer derartigen Halbleiterspeicheranordnung beim Aufbringen des Speicherdielektrikums 20 vor einer Oxidation schützt. Die Barrierenschicht ist insbesondere bei der Verwendung ferro- elektrischer Materialien als Speicherdielektrikum 20 sinnvoll. Die Barrierenschicht kann beispielsweise aus TiN, WN, WTiN oder TaN bestehen. Von einer zweiten Hauptfläche 30 ei- nes Halbleiterkörperε 12 erstreckt sich durch das Source- Gebiet 4 und den Halbleiterkörper 12 in dem dargestellten Beispiel eine zweite Aussparung 29 nach unten bis in eine ge- meinsame Platte 14. An Seitenflächen der zweiten Aussparung 29 ist ein Isolationskragen 28 aufgebracht, der sich nach oben bis in eine durch die zweite Elektrode 18 gebildete Aussparung erstreckt und Bereiche der zweiten Elektrode 18 über- deckt. Ein innerhalb der zweiten Elektrode 18 und des Isolationskragens 28 gebildeter Zwischenraum ist durch ein leitfähiges Material aufgefüllt, so daß eine leitende Verbindung 24 entsteht. Die leitende Verbindung 24 wird durch den Isolationskragen 28 gegen das Source-Gebiet 4 und den Halbleiterkör- per 12 isoliert. Die zweite Elektrode 18 ist mittels der leitenden Verbindung 24 mit der gemeinsamen Platte 14 verbunden.
In Fig. 3 ist die in Fig. 1 oder Fig. 2 dargestellte Halbleiterspeicheranordnung 1 in Draufsicht dargestellt. Abgebildet ist die Isolationsschicht 10, in der sich die im vorliegenden Beispiel rechteckige Aussparung 26 befindet, an deren Seitenflächen die erste Elektrode 16 aufgebracht ist. An der ersten Elektrode 16 ist die Dielektrikumsschicht 20, an dieser die zweite Elektrode 18 angebracht. Der innerhalb der zweiten Elektrode 18 gebildete Zwischenraum ist durch die leitende Verbindung 24 ausgefüllt.
10
Bezugszeichenliste
1 Halbleiterspeicheranordnung
2 erste Hauptfläche 4 Source-Gebiet
6 Drain-Gebiet
8 Gate
10 Isolationsschicht
12 Halbleiterkörper 14 gemeinsame Platte
16 erste Elektrode
18 zweite Elektrode
20 Speicherdielektrikum
24 leitende Verbindung 26 Aussparung der Isolationsschicht
28 Isolationskragen
29 zeite Aussparung
30 zweite Hauptfläche

Claims

1 1
Patentansprüche
1. Integrierte Halbleiterspeicheranordnung , die eine Vielzahl gleichartiger Speicherzellen aufweist, die jeweils folgende Merkmale aufweisen:
1.1. einen Auswahltransistor, der ein Drain-Gebiet (6), ein Source-Gebiet (4) und ein Gate (8) aufweist;
1.2. das Source-Gebiet (4) und das Drain-Gebiet (6) sind in einem Halbleiterkörper (12) , das Gate (8) in einer über dem Halbleiterkörper (12) angeordneten Isolationsschicht (10) angeordnet;
1.3. einen Speicherkondensator, der eine erste Elektrode (16) eine zweite Elektrode (18) sowie ein zwischen den beiden Elektroden (16, 18) angeordnetes Speicherdielektrikum (20) aufweist;
1.4. die erste Elektrode (16) ist leitend mit dem Source-Gebiet (4) des Auswahltransistors verbunden;
1.5. die zweite Elektrode (18) ist leitend mit einer gemeinsamen Platte (14) verbunden, die sich unterhalb des Source-Gebietes (4) befindet.
gekennzeichnet durch folgendes weiteres Merkmal :
1.6. der Speicherkondensator ist an Seitenflächen einer Aussparung (26) der Isolationsschicht (10) über dem
Source-Gebiet (4) angeordnet.
2. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherdielektrikum (20) ferro- elektrische Eigenschaften aufweist. 1 2
3. Halbleiterspeicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Speicherdielektrikum (20) eine Dielektrizitätskonstante größer 10 aufweist.
4. Halbleiterspeicheranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Speicherdielektrikum (20) ein oxidisches Dielektrikum, insbesondere SBTN SrBi2 (Ta1_χNbχ)209, SBT SrBi2Ta209, PZT
(Pb, Zr)Ti03, BST (Ba, Sr)Ti03 oder ST SrTi03 ist.
Halbleiterspeicheranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Aussparung (26) zentral über dem Source-Gebiet (4) angeordnet ist.
6. Halbleiterspeicheranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Elektrode (18) durch eine leitfähige Verbindung (24) , die sich nach unten durch das Source-Gebiet (4) und den Halbleiterkörper (12) erstreckt, mit der gemeinsamen Platte (14) verbunden ist.
7. Halbleiterspeicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß sich das Speicherdielektrikum (20) nach unten durch das Source-Gebiet (4) und den Halbleiterkörper (12) bis zu der gemeinsamen Platte (14) erstreckt und die leitende Verbindung (24) umgibt.
8. Halbleiterspeicheranordnung nach Anspruch 6, dadurch ge- kennzeichnet, daß sich das Speicherdielektrikum (20) und die zweite Elektrode (18) nach unten durch das Source- Gebiet (4) und den Halbleiterkörper (12) bis zu der gemeinsamen Platte (14) erstrecken und die leitende Verbindung (24) umschließen.
Halbleiterspeicheranordnung nach Anspruch 6 , dadurch gekennzeichnet , daß sich ein Isolationskragen ( 28 ) nach 1 3
unten durch das Source-Gebiet (4) und den Halbleiterkörper (12) bis zu der gemeinsamen Platte (14) erstreckt und die leitende Verbindung (24) im Bereich des Source- Gebiets (4) und des Halbleiterkörpers (12) umschließt.
10. Halbleiterspeicheranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die gemeinsame Platte (14) ein dotierter Bereich des Halbleiterkörpers (12) ist.
11. Verfahren zur Herstellung einer Halbleiterspeicheranordnung nach einem der vorangehenden Ansprüche, das folgende Verfahrensschritte aufweist :
11.1. Bereitstellen eines Halbleiterkörpers (12)
11.2. Herstellen der gemeinsamen Platte (14), insbesondere durch tiefe Implantation eines Dotierstoffes in den Halbleiterkörper (12) ;
11.3. Herstellen einer Anordnung aus Auswahltransistoren durch Herstellen von Source- und Drain- Gebieten (4, 6) durch Dotierung des Halbleiter- körpers (12) und von Gates (8) in einer Isolationsschicht (10) , die über dem Halbleiterkörper (12) angeordnet ist;
11.4. Ätzen von Aussparungen in die Isolationsschicht (10) über den Source -Gebieten (4) ;
11.5. Aufbringen von ersten Elektroden (16) an Seitenflächen der Aussparungen (26) ;
11.6. Weiterätzen der Aussparungen (26) durch die Sour- ce-Gebiete (4) und den Halbleiterkörper (12) bis 1 4
zu der gemeinsamen Platte (14) zur Herstellung von zweiten Aussparungen (29) ;
11.7. Abscheiden eines Speicherdielektrikums (20) und einer zweiten Elektrode (18) auf jeweils einer der ersten Elektroden (16) und an Seitenflächen der zweiten Aussparungen (29) ;
11.8. Auffüllen eines jeweils innerhalb einer der zwei- ten Elektroden (18) entstandenen Zwischenraums mit leitfähigem Material zur Herstellung einer leitenden Verbindung (24) .
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Verfahrensschritte 11.6. bis 11.8. durch folgende Verfahrensschritte ersetzt werden:
Aufbringen eines Speicherdielektrikums (20) und einer zweiten Elektrode (18) über jeweils einer der ersten Elektroden (16) ;
Weiterätzen der Aussparungen (26) durch die Source- Gebiete (4) und den Halbleiterkörper (12) bis zu der gemeinsamen Platte (14) zur Herstellung von zweiten Aussparungen (29) ;
Abscheiden einer Isolationsschicht über jeweils einer der zweiten Elektroden (18) und an Seitenflächen der zweiten Aussparungen (29) ;
Jeweils Entfernen der Isolationsschicht von Bereichen der zweiten Elektroden (18) zur Herstellung eines Isolationskragens (28) ;
- Auffüllen eines jeweils innerhalb der zweiten Elektroden (18) und der Isolationskragen (28) entstan- 1 5
denen Zwischenraums mit einem leitfähigen Material, zur Herstellung einer leitenden Verbindung (24)
13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeich- net, daß vor dem Aufbringen der ersten Elektroden (16) eine Barrierenschicht, insbesondere TiN, WN, WTiN oder TaN, über den Source-Gebieten (4) aufgebracht wird.
14. Verfahren nach Anspruch 11, dadurch gekennzeichnet daß vor dem Abscheiden des Speicherdielektrikums 20 eine
Barrierenschicht, insbesondere TiN, WN, WTiN oder TaN, über den Source-Gebieten (4) aufgebracht wird.
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