JPH06216336A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06216336A JPH06216336A JP5248095A JP24809593A JPH06216336A JP H06216336 A JPH06216336 A JP H06216336A JP 5248095 A JP5248095 A JP 5248095A JP 24809593 A JP24809593 A JP 24809593A JP H06216336 A JPH06216336 A JP H06216336A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
Abstract
(57)【要約】
【目的】 スタックートレンチ併合型メモリセルの製造
にあたって、容量の増大を図りつつ、製造工程を簡略化
すること。 【構成】 半導体基板１上に絶縁層８を形成し、基板に
形成されたソース領域６の一部を露出させるために、絶
縁層にコンタクトホールを形成し、ソース領域及び絶縁
層の全表面にポリシリコン層９を形成し、ポリシリコン
層上にマスクとしてのパターンを形成し、このパターン
をエッチングマスクとして用い、ポリシリコン層をエッ
チングすることにより蓄積電極パターンを形成すると同
時に、ソース領域内の基板にトレンチ１１を形成し、蓄
積電極パターン及びトレンチの内壁に不純物をドーピン
グし、これら蓄積電極パターン及びトレンチ１１の内壁
に誘電体膜１４を形成し、誘電体膜上に対向電極１５を
形成する。
にあたって、容量の増大を図りつつ、製造工程を簡略化
すること。 【構成】 半導体基板１上に絶縁層８を形成し、基板に
形成されたソース領域６の一部を露出させるために、絶
縁層にコンタクトホールを形成し、ソース領域及び絶縁
層の全表面にポリシリコン層９を形成し、ポリシリコン
層上にマスクとしてのパターンを形成し、このパターン
をエッチングマスクとして用い、ポリシリコン層をエッ
チングすることにより蓄積電極パターンを形成すると同
時に、ソース領域内の基板にトレンチ１１を形成し、蓄
積電極パターン及びトレンチの内壁に不純物をドーピン
グし、これら蓄積電極パターン及びトレンチ１１の内壁
に誘電体膜１４を形成し、誘電体膜上に対向電極１５を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化が求め
られている。それに伴い、半導体記憶装置の高集積化も
求められている。半導体記憶装置の中でもＤＲＡＭは、
集積化技術の進歩の象徴としてしばしば取り上げられる
ほど、さかんな研究開発が進められている。
られている。それに伴い、半導体記憶装置の高集積化も
求められている。半導体記憶装置の中でもＤＲＡＭは、
集積化技術の進歩の象徴としてしばしば取り上げられる
ほど、さかんな研究開発が進められている。
【０００３】ＤＲＡＭを構成するメモリセルの形式は、
１つのメモリセルを構成するＭＯＳトランジスタの数に
応じて、１トランジスタ型、３トランジスタ型及び４ト
ランジスタ型に分けられる。１トランジスタ型メモリセ
ルは、電荷を記憶する１つのＭＯＳキャパシタと、その
電荷を転送する１つのＭＯＳトランジスタのみで１つの
メモリセルが構成される。従って、他の形式と比べて構
成が簡単で小型化が容易であり、４Ｋビット以上のＤＲ
ＡＭでは一般に１トランジスタ型メモリセルが採用され
ている。
１つのメモリセルを構成するＭＯＳトランジスタの数に
応じて、１トランジスタ型、３トランジスタ型及び４ト
ランジスタ型に分けられる。１トランジスタ型メモリセ
ルは、電荷を記憶する１つのＭＯＳキャパシタと、その
電荷を転送する１つのＭＯＳトランジスタのみで１つの
メモリセルが構成される。従って、他の形式と比べて構
成が簡単で小型化が容易であり、４Ｋビット以上のＤＲ
ＡＭでは一般に１トランジスタ型メモリセルが採用され
ている。
【０００４】近年のＤＲＡＭの技術の進歩は目覚まし
く、４Ｍビットや１６ＭビットＤＲＡＭは既に市販段階
を向かえ、６４Ｍビット更には２５６ＭビットＤＲＡＭ
についても試作段階に入っている。このようなＤＲＡＭ
の大容量化にあたって最も重要なことは、メモリセルを
小型化して集積密度を上げることにより、高集積化を実
現してチップサイズを縮小することである。
く、４Ｍビットや１６ＭビットＤＲＡＭは既に市販段階
を向かえ、６４Ｍビット更には２５６ＭビットＤＲＡＭ
についても試作段階に入っている。このようなＤＲＡＭ
の大容量化にあたって最も重要なことは、メモリセルを
小型化して集積密度を上げることにより、高集積化を実
現してチップサイズを縮小することである。
【０００５】そのためには、１トランジスタ型メモリセ
ルを用い、ＭＯＳキャパシタの容量を小さくすればよい
のであるが、ソフトエラーの回避やノイズマージンの確
保について配慮すると、安易にキャパシタ容量を小さく
することはできず、むしろ、できるだけ大きくする必要
がある。キャパシタ容量Ｃは、式（１）で表される。
ルを用い、ＭＯＳキャパシタの容量を小さくすればよい
のであるが、ソフトエラーの回避やノイズマージンの確
保について配慮すると、安易にキャパシタ容量を小さく
することはできず、むしろ、できるだけ大きくする必要
がある。キャパシタ容量Ｃは、式（１）で表される。
【０００６】Ｃ＝ε0εS・Ａ／ｄ ・・・・・（１） ε0：真空中の誘電率、εS：電極間の誘電体膜（キャパ
シタ絶縁膜）の比誘電率、Ａ：電極面積、ｄ：誘電体膜
の膜厚 式（１）から、メモリセルを小型化しながらキャパシタ
容量を大きくするには、以下の方法が考えられる。
シタ絶縁膜）の比誘電率、Ａ：電極面積、ｄ：誘電体膜
の膜厚 式（１）から、メモリセルを小型化しながらキャパシタ
容量を大きくするには、以下の方法が考えられる。
【０００７】誘電体膜の比誘電率を大きくする。 誘電体膜の膜厚を薄くする。 ＭＯＳキャパシタを三次元的な構造にして電極面積を
増やす。 の方法では、比誘電率の大きな高誘電体膜を用いるこ
とが考えられるが、高誘電体膜は現在開発段階にあり、
未だ実用化には至っていない。また、の方法を単独で
用いるとなると、メモリセルの小型化に伴って誘電体膜
の膜厚がきわめて薄くなり、誘電体膜にピンホールが生
じる恐れがある。そのため、信頼性の面から実用的でな
い。
増やす。 の方法では、比誘電率の大きな高誘電体膜を用いるこ
とが考えられるが、高誘電体膜は現在開発段階にあり、
未だ実用化には至っていない。また、の方法を単独で
用いるとなると、メモリセルの小型化に伴って誘電体膜
の膜厚がきわめて薄くなり、誘電体膜にピンホールが生
じる恐れがある。そのため、信頼性の面から実用的でな
い。
【０００８】そこで、との方法を併用する方法、つ
まり、ＭＯＳキャパシタを三次元的な構造にして電極面
積を増やした上で、誘電体膜の膜厚を可能な限り薄くす
る方法について開発が進められている。１トランジスタ
型メモリセルを構造的に見ると、従来、プレーナ型メモ
リセルが広く使われてきた。しかし、プレーナ型メモリ
セルでは電極面積を増やすと、それに伴ってメモリセル
の専有面積が大きくなる。そこで、ＭＯＳキャパシタの
形状を立体的にすることにより電極面積を増やすことが
考えられ、スタック型メモリセルやトレンチ型メモリセ
ルが提案された。
まり、ＭＯＳキャパシタを三次元的な構造にして電極面
積を増やした上で、誘電体膜の膜厚を可能な限り薄くす
る方法について開発が進められている。１トランジスタ
型メモリセルを構造的に見ると、従来、プレーナ型メモ
リセルが広く使われてきた。しかし、プレーナ型メモリ
セルでは電極面積を増やすと、それに伴ってメモリセル
の専有面積が大きくなる。そこで、ＭＯＳキャパシタの
形状を立体的にすることにより電極面積を増やすことが
考えられ、スタック型メモリセルやトレンチ型メモリセ
ルが提案された。
【０００９】スタック型メモリセルは、半導体基板上
に、ポリシリコンによる多層構造を備える。これを製造
するには、３層ポリシリコン技術を用い、第１のポリシ
リコン層をゲート電極（ワード線）とし、第２及び第３
のポリシリコン層で誘電体膜を挟んでＭＯＳキャパシタ
を形成する。そのため、第２のポリシリコン層によって
形成される蓄積電極（ストレージノード）の膜厚を厚く
することにより、特に、その側壁部分の面積増大によっ
て、電極面積の増大を図ることができる。
に、ポリシリコンによる多層構造を備える。これを製造
するには、３層ポリシリコン技術を用い、第１のポリシ
リコン層をゲート電極（ワード線）とし、第２及び第３
のポリシリコン層で誘電体膜を挟んでＭＯＳキャパシタ
を形成する。そのため、第２のポリシリコン層によって
形成される蓄積電極（ストレージノード）の膜厚を厚く
することにより、特に、その側壁部分の面積増大によっ
て、電極面積の増大を図ることができる。
【００１０】トレンチ型メモリセルを製造するには、半
導体基板に垂直に溝（トレンチ）を堀り、そのトレンチ
内部にポリシリコンを埋め込み、半導体基板とポリシリ
コン間にＭＯＳキャパシタを形成する。トレンチ内壁に
ＭＯＳキャパシタが形成されるため、メモリセルの面積
を大きくすることなく、電極面積の増大を図ることがで
きる。
導体基板に垂直に溝（トレンチ）を堀り、そのトレンチ
内部にポリシリコンを埋め込み、半導体基板とポリシリ
コン間にＭＯＳキャパシタを形成する。トレンチ内壁に
ＭＯＳキャパシタが形成されるため、メモリセルの面積
を大きくすることなく、電極面積の増大を図ることがで
きる。
【００１１】しかし、スタック型メモリセルでは、メモ
リセルの小型化に伴いメモリセルの表面に大きな段差が
生じ、その表面に配線層を均一に形成するのが難しくな
り、断線等の不良が発生しやすい問題がある。また、ト
レンチ型メモリセルにあっても、メモリセルの小型化に
伴い、各トレンチの間隔が狭くなってトルウンチ間の漏
洩電流が大きくなる問題がある。そのため、スタック型
メモリセルやトレンチ型メモリセルでも１６ＭビットＤ
ＲＡＭを境にその限界があらわになってきた。
リセルの小型化に伴いメモリセルの表面に大きな段差が
生じ、その表面に配線層を均一に形成するのが難しくな
り、断線等の不良が発生しやすい問題がある。また、ト
レンチ型メモリセルにあっても、メモリセルの小型化に
伴い、各トレンチの間隔が狭くなってトルウンチ間の漏
洩電流が大きくなる問題がある。そのため、スタック型
メモリセルやトレンチ型メモリセルでも１６ＭビットＤ
ＲＡＭを境にその限界があらわになってきた。
【００１２】そこで、６４Ｍビット以上の大容量化に対
応するために、特開平２−１１６１６０号公報に開示さ
れるような、スタック型メモリセルとトレンチ型メモリ
セルを併合したスタック−トレンチ併合型メモリセルが
提案された。しかし、このスタック−トレンチ併合型メ
モリセルでは、トレンチ内壁に所定の膜厚のポリシリコ
ン層による蓄積電極を形成し、その蓄積電極の内面に誘
電体膜と対向電極とを順次形成しているため、メモリセ
ルの小型化に伴って蓄積電極の内面の面積が小さくな
り、その蓄積電極の内面に誘電体膜と対向電極とを順次
形成する過程で、容量が損失されるという問題がある。
応するために、特開平２−１１６１６０号公報に開示さ
れるような、スタック型メモリセルとトレンチ型メモリ
セルを併合したスタック−トレンチ併合型メモリセルが
提案された。しかし、このスタック−トレンチ併合型メ
モリセルでは、トレンチ内壁に所定の膜厚のポリシリコ
ン層による蓄積電極を形成し、その蓄積電極の内面に誘
電体膜と対向電極とを順次形成しているため、メモリセ
ルの小型化に伴って蓄積電極の内面の面積が小さくな
り、その蓄積電極の内面に誘電体膜と対向電極とを順次
形成する過程で、容量が損失されるという問題がある。
【００１３】そこで、この問題点を解決するために、特
開平３−１９０１６２号公報に開示されるスタックート
レンチ併合型メモリセル（以下、改良スタックートレン
チ併合型メモリセルという）が提案された。以下、その
製造方法の概略を図１３〜図２０に示す工程順序図に従
って説明する。図１３は、ｐ型半導体基板１００上にＭ
ＯＳトランジスタ及び第１フォトレジストパターンＰＲ
１１を形成する工程を示したものである。まず、半導体
基板１００上にフィールド酸化膜１０１が形成されてア
クティブ領域が定義される。
開平３−１９０１６２号公報に開示されるスタックート
レンチ併合型メモリセル（以下、改良スタックートレン
チ併合型メモリセルという）が提案された。以下、その
製造方法の概略を図１３〜図２０に示す工程順序図に従
って説明する。図１３は、ｐ型半導体基板１００上にＭ
ＯＳトランジスタ及び第１フォトレジストパターンＰＲ
１１を形成する工程を示したものである。まず、半導体
基板１００上にフィールド酸化膜１０１が形成されてア
クティブ領域が定義される。
【００１４】そのアクティブ領域上にゲート酸化膜１０
２が形成される。次に、ゲート酸化膜１０２上に、不純
物がドーピングされたポリシリコンによるゲート電極
（ワード線）１０３が形成される。それと同時に、ゲー
ト電極１０３と隣接するワード線１０４がフィールド酸
化膜１０１上に形成される。ワード線１０４は、ゲート
電極１０３と同様に、不純物がドーピングされたポリシ
リコンによって形成される。
２が形成される。次に、ゲート酸化膜１０２上に、不純
物がドーピングされたポリシリコンによるゲート電極
（ワード線）１０３が形成される。それと同時に、ゲー
ト電極１０３と隣接するワード線１０４がフィールド酸
化膜１０１上に形成される。ワード線１０４は、ゲート
電極１０３と同様に、不純物がドーピングされたポリシ
リコンによって形成される。
【００１５】そして、ゲート電極１０３の両側の半導体
基板１００の表面に、ｎ型不純物が注入されてソース領
域１０５及びドレイン領域１０６が形成され、上述の構
造の表面全体上に第１絶縁層１０７が形成される。この
第１絶縁層１０７上には第１フォトレジストパターンＰ
Ｒ１１が形成される。続いて、第１フォトレジストパタ
ーンＰＲ１１をエッチングマスクとして用いて、ソース
領域１０５上の第１絶縁層１０７をエッチングすること
により、ソース領域１０５の一部が露出される。
基板１００の表面に、ｎ型不純物が注入されてソース領
域１０５及びドレイン領域１０６が形成され、上述の構
造の表面全体上に第１絶縁層１０７が形成される。この
第１絶縁層１０７上には第１フォトレジストパターンＰ
Ｒ１１が形成される。続いて、第１フォトレジストパタ
ーンＰＲ１１をエッチングマスクとして用いて、ソース
領域１０５上の第１絶縁層１０７をエッチングすること
により、ソース領域１０５の一部が露出される。
【００１６】図１４はＭＯＳキャパシタの蓄積電極に用
いられるポリシリコン層１０８及び蓄積電極形成のため
のエッチングマスクである第２フォトレジストパターン
ＰＲ１２を形成する工程を示したものである。まず、図
１３に示す第１フォトレジストパターンＰＲ１１が除去
され、第１絶縁層１０７及び露出されたソース領域１０
５の上にポリシリコン層１０８が形成される。次に、ポ
リシリコン１０８上に第２フォトレジストパターンＰＲ
１２が形成される。
いられるポリシリコン層１０８及び蓄積電極形成のため
のエッチングマスクである第２フォトレジストパターン
ＰＲ１２を形成する工程を示したものである。まず、図
１３に示す第１フォトレジストパターンＰＲ１１が除去
され、第１絶縁層１０７及び露出されたソース領域１０
５の上にポリシリコン層１０８が形成される。次に、ポ
リシリコン１０８上に第２フォトレジストパターンＰＲ
１２が形成される。
【００１７】図１５は蓄積電極パターン１０８ａ、第２
絶縁層ＯＸ及び第３フォトレジストパターンＰＲ１３を
形成する工程を示したものである。まず、図１４に示す
第２フォトレジストパターンＰＲ１２をエッチングマス
クとして用いてポリシリコン層１０８がエッチングされ
ることにより、蓄積電極パターン１０８ａが形成され
る。
絶縁層ＯＸ及び第３フォトレジストパターンＰＲ１３を
形成する工程を示したものである。まず、図１４に示す
第２フォトレジストパターンＰＲ１２をエッチングマス
クとして用いてポリシリコン層１０８がエッチングされ
ることにより、蓄積電極パターン１０８ａが形成され
る。
【００１８】そして、第２フォトレジストパターンＰＲ
１２が除去される。次に、蓄積電極パターン１０８ａを
覆うように、ＬＴＯ(Low Temperature Oxide)膜又はＨ
ＴＯ(High Temperature Oxide)膜による第２絶縁層ＯＸ
が形成される。そして、第２絶縁層ＯＸ上に第３フォト
レジストパターンＰＲ１３が形成される。図１６はトレ
ンチ形成のためのエッチングマスクＯＸＭを形成する工
程を示したものである。まず、図１５に示す第３フォト
レジストパターンＰＲ１３をエッチングマスクとして用
いて第２絶縁層ＯＸをエッチングすることにより、マス
クＯＸＭが形成される。そして、第３フォトレジストパ
ターンＰＲ１３が除去される。
１２が除去される。次に、蓄積電極パターン１０８ａを
覆うように、ＬＴＯ(Low Temperature Oxide)膜又はＨ
ＴＯ(High Temperature Oxide)膜による第２絶縁層ＯＸ
が形成される。そして、第２絶縁層ＯＸ上に第３フォト
レジストパターンＰＲ１３が形成される。図１６はトレ
ンチ形成のためのエッチングマスクＯＸＭを形成する工
程を示したものである。まず、図１５に示す第３フォト
レジストパターンＰＲ１３をエッチングマスクとして用
いて第２絶縁層ＯＸをエッチングすることにより、マス
クＯＸＭが形成される。そして、第３フォトレジストパ
ターンＰＲ１３が除去される。
【００１９】図１７はトレンチ１０９を形成する工程を
示したものである。マスクＯＸＭをエッチングマスクと
して用いて蓄積電極パターン１０８ａ、ソース領域１０
５及び半導体基板１００をエッチングすることにより、
トレンチ１０９が形成される。図１８は犠牲酸化膜１１
０を形成する工程を示したものである。マスクＯＸＭを
シード(seed)として用いることにより、蓄積電極パター
ン１０８ａの内側面及びトレンチ１０９内壁に熱酸化に
よる犠牲酸化膜１１０が形成される。
示したものである。マスクＯＸＭをエッチングマスクと
して用いて蓄積電極パターン１０８ａ、ソース領域１０
５及び半導体基板１００をエッチングすることにより、
トレンチ１０９が形成される。図１８は犠牲酸化膜１１
０を形成する工程を示したものである。マスクＯＸＭを
シード(seed)として用いることにより、蓄積電極パター
ン１０８ａの内側面及びトレンチ１０９内壁に熱酸化に
よる犠牲酸化膜１１０が形成される。
【００２０】続いて、犠牲酸化膜１１０がＢＯＥ(Buffe
red Oxide Etch)によって除去される。これにより、ト
レンチ１０９の底部の鋭利なコーナー部位が円くされる
と共に、トレンチ１０９の形成時に発生したトレンチ内
壁面のダメージ層が除去される。図１９は不純物ドーピ
ング工程を示したものである。蓄積電極パターン１０８
ａ及びトレンチ１０９内部にｎ型不純物がドーピングさ
れることにより、ポリシリコン層１０８ｂ及び不純物ド
ーピング領域１１１が形成される。このポリシリコン層
１０８ｂ及び不純物ドーピング領域１１１が、ＭＯＳキ
ャパシタの蓄積電極として用いられる。
red Oxide Etch)によって除去される。これにより、ト
レンチ１０９の底部の鋭利なコーナー部位が円くされる
と共に、トレンチ１０９の形成時に発生したトレンチ内
壁面のダメージ層が除去される。図１９は不純物ドーピ
ング工程を示したものである。蓄積電極パターン１０８
ａ及びトレンチ１０９内部にｎ型不純物がドーピングさ
れることにより、ポリシリコン層１０８ｂ及び不純物ド
ーピング領域１１１が形成される。このポリシリコン層
１０８ｂ及び不純物ドーピング領域１１１が、ＭＯＳキ
ャパシタの蓄積電極として用いられる。
【００２１】図２０は誘電体膜１１２及び対向電極１１
３を形成する工程を示したものである。まず、ポリシリ
コン層１０８ｂの表面及び不純物ドーピング領域１１１
を包含するトレンチ１０９の内壁に、酸化膜(Oxide)／
窒化膜(Nitride)／酸化膜(Oxide)構造、即ち、ＯＮＯ構
造の誘電体膜１１２が形成される。次に、第１絶縁層１
０７及び誘電体膜１１２の上に対向電極１１３となるポ
リシリコン層が形成され、トレンチ１０９内部が埋め立
てられる。
３を形成する工程を示したものである。まず、ポリシリ
コン層１０８ｂの表面及び不純物ドーピング領域１１１
を包含するトレンチ１０９の内壁に、酸化膜(Oxide)／
窒化膜(Nitride)／酸化膜(Oxide)構造、即ち、ＯＮＯ構
造の誘電体膜１１２が形成される。次に、第１絶縁層１
０７及び誘電体膜１１２の上に対向電極１１３となるポ
リシリコン層が形成され、トレンチ１０９内部が埋め立
てられる。
【００２２】このように、この改良スタックートレンチ
併合型メモリセルでは、ポリシリコン層１０８ｂ及び不
純物ドーピング領域１１１がＭＯＳキャパシタの蓄積電
極として用いられる。そのため、トレンチ内壁に所定の
膜厚のポリシリコン層による蓄積電極を形成する方法
（特開平２−１１６１６０号公報開示）に比べ、蓄積電
極の面積を大きくすることができる。従って、大きなキ
ャパシタ容量を得ることができる。
併合型メモリセルでは、ポリシリコン層１０８ｂ及び不
純物ドーピング領域１１１がＭＯＳキャパシタの蓄積電
極として用いられる。そのため、トレンチ内壁に所定の
膜厚のポリシリコン層による蓄積電極を形成する方法
（特開平２−１１６１６０号公報開示）に比べ、蓄積電
極の面積を大きくすることができる。従って、大きなキ
ャパシタ容量を得ることができる。
【００２３】
【発明が解決しようとする課題】しかし、上述した改良
スタックートレンチ併合型メモリセルの製造方法は、複
雑であるため、製造コストが増大するという問題があっ
た。また、トレンチ１０９の形成にあたっては、図１５
に示す第３フォトレジストパターンＰＲ１３を形成する
工程と、図１６に示すマスクＯＸＭを形成する工程と、
図１７に示す蓄積電極パターン１０８ａ、ソース領域１
０５及び半導体基板１００を異方性エッチングする工程
とを経ている。従って、トレンチ１０９を正確な位置に
開口するためには、フォトレジストパターンＰＲ１３の
形状を正確に制御した上で、第２絶縁層ＯＸの異方性エ
ッチングを正確に制御し、更に、蓄積電極パターン１０
８ａ、ソース領域１０５及び半導体基板１００の異方性
エッチングを正確に制御しなければならない。
スタックートレンチ併合型メモリセルの製造方法は、複
雑であるため、製造コストが増大するという問題があっ
た。また、トレンチ１０９の形成にあたっては、図１５
に示す第３フォトレジストパターンＰＲ１３を形成する
工程と、図１６に示すマスクＯＸＭを形成する工程と、
図１７に示す蓄積電極パターン１０８ａ、ソース領域１
０５及び半導体基板１００を異方性エッチングする工程
とを経ている。従って、トレンチ１０９を正確な位置に
開口するためには、フォトレジストパターンＰＲ１３の
形状を正確に制御した上で、第２絶縁層ＯＸの異方性エ
ッチングを正確に制御し、更に、蓄積電極パターン１０
８ａ、ソース領域１０５及び半導体基板１００の異方性
エッチングを正確に制御しなければならない。
【００２４】しかし、そのような正確な制御を重ねて行
うのは困難であり、トレンチ１０９の開口位置がずれや
すいという問題があった。特に、本件従来構造のような
改良スタックートレンチ併合型メモリセルでは、キャパ
シタ容量に余裕がないため、このようなトレンチ１０９
の開口位置ずれは致命的な欠陥になりやすい。本発明
は、斯かる問題点を解決するためになされたものであっ
て、その目的は、改良スタックートレンチ併合型メモリ
セルの簡単な製造方法を提供することにある。
うのは困難であり、トレンチ１０９の開口位置がずれや
すいという問題があった。特に、本件従来構造のような
改良スタックートレンチ併合型メモリセルでは、キャパ
シタ容量に余裕がないため、このようなトレンチ１０９
の開口位置ずれは致命的な欠陥になりやすい。本発明
は、斯かる問題点を解決するためになされたものであっ
て、その目的は、改良スタックートレンチ併合型メモリ
セルの簡単な製造方法を提供することにある。
【００２５】また、本発明の別の目的は、トレンチの加
工精度を高めることができる改良スタックートレンチ併
合型メモリセルの製造方法を提供することにある。
工精度を高めることができる改良スタックートレンチ併
合型メモリセルの製造方法を提供することにある。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、以下の第１〜第
９工程を含む。第１工程では、第１導電型の半導体基板
上にフィールド酸化膜を形成することによりアクティブ
領域が定義される。第２工程では、アクティブ領域上に
ゲート電極、第２導電型のソース領域及びドレイン領域
が形成されると同時に、フィールド酸化膜上にワード線
が形成され、第１工程で得られた半導体基板上に絶縁層
が形成される。第３工程では、第２工程で得られたソー
ス領域の一部分を露出させるために、絶縁層にコンタク
トホールが形成される。第４工程では、露出されたソー
ス領域及び絶縁層の全表面にポリシリコン層が形成され
る。第５工程では、ポリシリコン層上にマスクとしての
パターンが形成される。第６工程では、そのマスクとし
てのパターンをエッチングマスクとして用い、絶縁層に
対する選択比が高いエッチング条件の下で、ポリシリコ
ン層をエッチングすることにより蓄積電極パターンが形
成される同時に、ソース領域内の半導体基板にトレンチ
が形成される。第７工程では、蓄積電極パターン及びト
レンチの内部表面の半導体基板に第２導電型の不純物が
ドーピングされる。第８工程では、不純物がドーピング
された蓄積電極パターン及び不純物がドーピングされた
トレンチ内部表面に誘電体膜が形成される。第９工程で
は、誘電体膜上に対向電極が形成される。
め、本発明の半導体装置の製造方法は、以下の第１〜第
９工程を含む。第１工程では、第１導電型の半導体基板
上にフィールド酸化膜を形成することによりアクティブ
領域が定義される。第２工程では、アクティブ領域上に
ゲート電極、第２導電型のソース領域及びドレイン領域
が形成されると同時に、フィールド酸化膜上にワード線
が形成され、第１工程で得られた半導体基板上に絶縁層
が形成される。第３工程では、第２工程で得られたソー
ス領域の一部分を露出させるために、絶縁層にコンタク
トホールが形成される。第４工程では、露出されたソー
ス領域及び絶縁層の全表面にポリシリコン層が形成され
る。第５工程では、ポリシリコン層上にマスクとしての
パターンが形成される。第６工程では、そのマスクとし
てのパターンをエッチングマスクとして用い、絶縁層に
対する選択比が高いエッチング条件の下で、ポリシリコ
ン層をエッチングすることにより蓄積電極パターンが形
成される同時に、ソース領域内の半導体基板にトレンチ
が形成される。第７工程では、蓄積電極パターン及びト
レンチの内部表面の半導体基板に第２導電型の不純物が
ドーピングされる。第８工程では、不純物がドーピング
された蓄積電極パターン及び不純物がドーピングされた
トレンチ内部表面に誘電体膜が形成される。第９工程で
は、誘電体膜上に対向電極が形成される。
【００２７】
【作用】上記の構成にあっては、トレンチは蓄積電極の
パターニングと同時に形成され、このトレンチ形成のた
めに別途工程を必要としない。また、マスク数も増加す
ることなく、製造過程での作業が簡便化される。更に、
蓄積電極パターニング及びトレンチ形成の際のエッチン
グでは、半導体膜（ポリシリコン）と半導体基板とに対
してエッチングを行えばよく、半導体酸化膜（シリコン
酸化膜）をも同時にエッチングしなければならないこと
に比べると、エッチングの複雑化は生じない。
パターニングと同時に形成され、このトレンチ形成のた
めに別途工程を必要としない。また、マスク数も増加す
ることなく、製造過程での作業が簡便化される。更に、
蓄積電極パターニング及びトレンチ形成の際のエッチン
グでは、半導体膜（ポリシリコン）と半導体基板とに対
してエッチングを行えばよく、半導体酸化膜（シリコン
酸化膜）をも同時にエッチングしなければならないこと
に比べると、エッチングの複雑化は生じない。
【００２８】
【実施例】以下、本発明を具体化した一実施例を図１〜
図１１に示す断面図に従って説明する。図１はｐ型半導
体基板１上にＭＯＳトランジスタを形成する工程を示し
たものである。まず、ＬＯＣＯＳ(Local Oxidation of
Silicon)法により、半導体基板１上にフィールド酸化膜
２を形成することによりアクティブ領域が定義される。
このアクティブ領域上に膜厚５０〜２００Å程度のゲー
ト酸化膜３が形成される。
図１１に示す断面図に従って説明する。図１はｐ型半導
体基板１上にＭＯＳトランジスタを形成する工程を示し
たものである。まず、ＬＯＣＯＳ(Local Oxidation of
Silicon)法により、半導体基板１上にフィールド酸化膜
２を形成することによりアクティブ領域が定義される。
このアクティブ領域上に膜厚５０〜２００Å程度のゲー
ト酸化膜３が形成される。
【００２９】次に、ゲート酸化膜３上に、不純物がドー
ピングされたポリシリコンによるゲート電極（ワード
線）４が形成される。それと同時に、ゲート電極４と隣
接するワード線５がフィールド酸化膜２上に形成され
る。ワード線５は、ゲート電極４と同様に、不純物がド
ーピングされたポリシリコンによって形成される。そし
て、ゲート電極４の両側の半導体基板１の表面に、ｎ型
不純物をドーピングすることにより、ソース（又はドレ
イン）領域６及びドレイン（ソース）領域７が形成さ
れ、上述の構造の表面全体に上にシリコン酸化膜による
絶縁層８が形成される。
ピングされたポリシリコンによるゲート電極（ワード
線）４が形成される。それと同時に、ゲート電極４と隣
接するワード線５がフィールド酸化膜２上に形成され
る。ワード線５は、ゲート電極４と同様に、不純物がド
ーピングされたポリシリコンによって形成される。そし
て、ゲート電極４の両側の半導体基板１の表面に、ｎ型
不純物をドーピングすることにより、ソース（又はドレ
イン）領域６及びドレイン（ソース）領域７が形成さ
れ、上述の構造の表面全体に上にシリコン酸化膜による
絶縁層８が形成される。
【００３０】図２は絶縁層８上に第１フォトレジストパ
ターンＰＲ１を形成する工程を示したものである。絶縁
層８上へのフォトレジスト塗布、マスク露光及び現像等
の工程を経て、ソース領域６の一部分を露出するための
開口部Ａを有した第１フォトレジストパターンＰＲ１が
形成される。図３はソース領域６の一部分を露出させて
コンタクトホール６ａを形成する工程を示したものであ
る。第１フォトレジストパターンＰＲ１をエッチングマ
スクとして用いてソース領域６上の絶縁層８を異方性エ
ッチングすることにより、ソース領域６の一部を露出さ
せるためのコンタクトホール６ａが形成される。
ターンＰＲ１を形成する工程を示したものである。絶縁
層８上へのフォトレジスト塗布、マスク露光及び現像等
の工程を経て、ソース領域６の一部分を露出するための
開口部Ａを有した第１フォトレジストパターンＰＲ１が
形成される。図３はソース領域６の一部分を露出させて
コンタクトホール６ａを形成する工程を示したものであ
る。第１フォトレジストパターンＰＲ１をエッチングマ
スクとして用いてソース領域６上の絶縁層８を異方性エ
ッチングすることにより、ソース領域６の一部を露出さ
せるためのコンタクトホール６ａが形成される。
【００３１】このとき、コンタクトホール６ａの径は、
第１フォトレジストパターンＰＲ１の開口部Ａの径に対
応したものになる。そして、第１フォトレジストパター
ンＰＲ１が除去される。図４はＭＯＳキャパシタの蓄積
電極に用いられるポリシリコン層９を形成する工程を示
したものである。コンタクトホール６ａ内の露出された
ソース領域６及び絶縁層８の上に膜厚０．３μｍ程度の
ポリシリコン層９が形成される。
第１フォトレジストパターンＰＲ１の開口部Ａの径に対
応したものになる。そして、第１フォトレジストパター
ンＰＲ１が除去される。図４はＭＯＳキャパシタの蓄積
電極に用いられるポリシリコン層９を形成する工程を示
したものである。コンタクトホール６ａ内の露出された
ソース領域６及び絶縁層８の上に膜厚０．３μｍ程度の
ポリシリコン層９が形成される。
【００３２】図５は蓄積電極及びトレンチ形成のための
エッチングマスクである第２フォトレジストパターンＰ
Ｒ２を形成する工程を示したものである。ポリシリコン
層９上へのフォトレジスト塗布、マスク露光及び現像等
の工程を経て、第２フォトレジストパターンＰＲ２が形
成される。このとき、第２フォトレジストパターンＰＲ
２には、蓄積電極形成のための領域Ｂと、トレンチ形成
のための開口部Ｃとが形成される。開口部Ｃは領域Ｂ内
にあり、その径は、第１フォトレジストパターンＰＲ１
の開口部Ａの径より小さい。
エッチングマスクである第２フォトレジストパターンＰ
Ｒ２を形成する工程を示したものである。ポリシリコン
層９上へのフォトレジスト塗布、マスク露光及び現像等
の工程を経て、第２フォトレジストパターンＰＲ２が形
成される。このとき、第２フォトレジストパターンＰＲ
２には、蓄積電極形成のための領域Ｂと、トレンチ形成
のための開口部Ｃとが形成される。開口部Ｃは領域Ｂ内
にあり、その径は、第１フォトレジストパターンＰＲ１
の開口部Ａの径より小さい。
【００３３】尚、図１２は第２フォトレジストパターン
ＰＲ２のマスク露光で用いるフォトマスク１０の一部平
面図である。第２フォトレジストパターンＰＲ２の形成
に用いるフォトレジストがポジ型の場合、フォトマスク
１０には第２フォトレジストパターンＰＲ２の領域Ｂに
対応する光遮蔽領域１０ａと、開口部Ｃに対応する円形
の光透過領域１０ｂとを備えている。
ＰＲ２のマスク露光で用いるフォトマスク１０の一部平
面図である。第２フォトレジストパターンＰＲ２の形成
に用いるフォトレジストがポジ型の場合、フォトマスク
１０には第２フォトレジストパターンＰＲ２の領域Ｂに
対応する光遮蔽領域１０ａと、開口部Ｃに対応する円形
の光透過領域１０ｂとを備えている。
【００３４】図６は蓄積電極パターン９ａ及びトレンチ
１１を形成する工程を示したものである。図５に示す第
２フォトレジストパターンＰＲ２をエッチングマスクと
して用い、ポリシリコン層９を異方性エッチングするこ
とにより蓄積電極パターン９ａが形成されるのと同時
に、ポリシリコン層９、ソース領域６及び半導体基板１
を異方性エッチングすることによりトレンチ１１が形成
される。
１１を形成する工程を示したものである。図５に示す第
２フォトレジストパターンＰＲ２をエッチングマスクと
して用い、ポリシリコン層９を異方性エッチングするこ
とにより蓄積電極パターン９ａが形成されるのと同時
に、ポリシリコン層９、ソース領域６及び半導体基板１
を異方性エッチングすることによりトレンチ１１が形成
される。
【００３５】このときのエッチング条件は、絶縁層８に
対する選択比が高いものとし、絶縁層８がエッチングさ
れないようにする。例えば絶縁層８にシリコン酸化膜を
用い、ポリシリコン層９の膜厚が０．３μｍ程度で、ト
レンチ１１の深さが半導体基板１表面から１μｍ程度の
場合、ＥＣＲ(Electron Cyclotron Resonance)エッチン
グ装置を使用して以下の条件でエッチングが行われる。
対する選択比が高いものとし、絶縁層８がエッチングさ
れないようにする。例えば絶縁層８にシリコン酸化膜を
用い、ポリシリコン層９の膜厚が０．３μｍ程度で、ト
レンチ１１の深さが半導体基板１表面から１μｍ程度の
場合、ＥＣＲ(Electron Cyclotron Resonance)エッチン
グ装置を使用して以下の条件でエッチングが行われる。
【００３６】使用ガス；ＨＢｒ（又はＣｌ2或はＨＢｒ
とＣｌ2の混合ガス）、ガス圧力；５mTorr、マイクロ
波；１KW、ＲＦパワー；６０W、酸素流量；４sccm。エ
ッチング終了後、第２フォトレジストパターンＰＲ２が
除去される。図７は犠牲酸化膜１２を形成する工程を示
したものである。蓄積電極パターン９ａの内側面及びト
レンチ１１内壁を含む上述の構造の表面全体上を熱酸化
することにより、犠牲酸化膜１２が形成される。
とＣｌ2の混合ガス）、ガス圧力；５mTorr、マイクロ
波；１KW、ＲＦパワー；６０W、酸素流量；４sccm。エ
ッチング終了後、第２フォトレジストパターンＰＲ２が
除去される。図７は犠牲酸化膜１２を形成する工程を示
したものである。蓄積電極パターン９ａの内側面及びト
レンチ１１内壁を含む上述の構造の表面全体上を熱酸化
することにより、犠牲酸化膜１２が形成される。
【００３７】続いて、犠牲酸化膜１２がＢＯＥによって
除去される。これにより、トレンチ１１の底部の鋭利な
コーナー部位が円くされると共に、トレンチ１１の形成
時に発生したトレンチ１１内壁面のダメージ層が除去さ
れる。図８は不純物ドーピング工程を示したものであ
る。蓄積電極パターン９ａ及びトレンチ１１内部にｎ型
不純物をドーピングすることにより、ポリシリコン層９
ｂ及び不純物ドーピング領域１３が形成される。前述の
ように、コンタクトホール６ａの径は、第１フォトレジ
ストパターンＰＲ１の開口部Ａの径に対応している。
除去される。これにより、トレンチ１１の底部の鋭利な
コーナー部位が円くされると共に、トレンチ１１の形成
時に発生したトレンチ１１内壁面のダメージ層が除去さ
れる。図８は不純物ドーピング工程を示したものであ
る。蓄積電極パターン９ａ及びトレンチ１１内部にｎ型
不純物をドーピングすることにより、ポリシリコン層９
ｂ及び不純物ドーピング領域１３が形成される。前述の
ように、コンタクトホール６ａの径は、第１フォトレジ
ストパターンＰＲ１の開口部Ａの径に対応している。
【００３８】一方、トレンチ１１の径は、第２フォトレ
ジストパターンＰＲ２の開口部Ｃに対応している。開口
部Ｃの径は開口部Ａの径よりも小さいため、トレンチ１
１の径はコンタクトホール６ａの径よりも小さくなる。
その結果、ｎ型のソース領域６を通じて、ポリシリコン
層９ｂと不純物ドーピング領域１３とが直接連結され
る。このポリシリコン層９ｂ及び不純部ドーピング領域
１３が、ＭＯＳキャパシタの蓄積電極として用いられ
る。
ジストパターンＰＲ２の開口部Ｃに対応している。開口
部Ｃの径は開口部Ａの径よりも小さいため、トレンチ１
１の径はコンタクトホール６ａの径よりも小さくなる。
その結果、ｎ型のソース領域６を通じて、ポリシリコン
層９ｂと不純物ドーピング領域１３とが直接連結され
る。このポリシリコン層９ｂ及び不純部ドーピング領域
１３が、ＭＯＳキャパシタの蓄積電極として用いられ
る。
【００３９】図９は誘電体膜１４を形成する工程を示し
たものである。まず、ポリシリコン層９ｂの表面及び不
純物ドーピング領域１３を包含するトレンチ１１の内壁
に、膜厚１０〜６０Å程度のＬＴＯ膜又はＨＴＯ膜によ
る下部酸化膜が形成される。次に、ＬＰ(Low Pressure)
ＣＶＤ法により、アンモニア雰囲気中で下部酸化膜上に
膜厚５０〜１５０Å程度の窒化膜が形成される。続い
て、この窒化膜上に下部酸化膜と同様にして、膜厚１０
〜６０Å程度の上部酸化膜が形成される。これにより、
ＯＮＯ構造の誘電体膜１４が得られる。このとき、誘電
体膜１４の下部酸化膜としてＬＴＯ膜又はＨＴＯ膜を用
いることにより、基板に対するドーピングの程度や種類
の影響を受けることなく、均一な下部酸化膜を形成する
ことができる。また、誘電体膜１４中の窒化膜を多層構
造とすれば、誘電体膜１４の特性を向上させることがで
きる。
たものである。まず、ポリシリコン層９ｂの表面及び不
純物ドーピング領域１３を包含するトレンチ１１の内壁
に、膜厚１０〜６０Å程度のＬＴＯ膜又はＨＴＯ膜によ
る下部酸化膜が形成される。次に、ＬＰ(Low Pressure)
ＣＶＤ法により、アンモニア雰囲気中で下部酸化膜上に
膜厚５０〜１５０Å程度の窒化膜が形成される。続い
て、この窒化膜上に下部酸化膜と同様にして、膜厚１０
〜６０Å程度の上部酸化膜が形成される。これにより、
ＯＮＯ構造の誘電体膜１４が得られる。このとき、誘電
体膜１４の下部酸化膜としてＬＴＯ膜又はＨＴＯ膜を用
いることにより、基板に対するドーピングの程度や種類
の影響を受けることなく、均一な下部酸化膜を形成する
ことができる。また、誘電体膜１４中の窒化膜を多層構
造とすれば、誘電体膜１４の特性を向上させることがで
きる。
【００４０】図１０は誘電体膜１４の上に対向電極１５
を形成する工程を示したものである。絶縁層８及び誘電
体膜１４の上にポリシリコン層が形成されることによ
り、トレンチ１１内部が埋め立てられる。そして、絶縁
層８上のポリシリコン層の一部を除去する一方、トレン
チ１１内部及び誘電体膜１４上のポリシリコン層を残す
ことにより、対向電極１５が形成される。
を形成する工程を示したものである。絶縁層８及び誘電
体膜１４の上にポリシリコン層が形成されることによ
り、トレンチ１１内部が埋め立てられる。そして、絶縁
層８上のポリシリコン層の一部を除去する一方、トレン
チ１１内部及び誘電体膜１４上のポリシリコン層を残す
ことにより、対向電極１５が形成される。
【００４１】図１１は絶縁層８及び対向電極１５の上に
絶縁層１６及びビット線１７を形成する工程を示したも
のである。ます、絶縁層８及び対向電極１５の上に絶縁
層１６が形成される。次に、絶縁層１６のドレイン領域
７に対応する部分にコンタクトホール１８が形成され
る。そして、スパッタリング法により絶縁層１６上にビ
ット線１７形成用にアルミ等の金属配線層を形成し、コ
ンタクトホール１８によってビット線１７とドレイン領
域７とが接続されるようにする。これにより、本実施例
の改良スタックートレンチ併合型メモリセルの製造が完
了する。
絶縁層１６及びビット線１７を形成する工程を示したも
のである。ます、絶縁層８及び対向電極１５の上に絶縁
層１６が形成される。次に、絶縁層１６のドレイン領域
７に対応する部分にコンタクトホール１８が形成され
る。そして、スパッタリング法により絶縁層１６上にビ
ット線１７形成用にアルミ等の金属配線層を形成し、コ
ンタクトホール１８によってビット線１７とドレイン領
域７とが接続されるようにする。これにより、本実施例
の改良スタックートレンチ併合型メモリセルの製造が完
了する。
【００４２】上述のように製造された本実施例による改
良スタックートレンチ併合型メモリセルは、第１導電型
の半導体基板１上にアクティブ領域を限定するためのフ
ィールド酸化膜２を備えている。そのアクティブ領域上
にゲート酸化膜３を介してゲート電極（ワード線）４が
形成され、ゲート電極４の両側における半導体基板１表
面に第２導電型のソース領域６及びドレイン領域７が形
成されている。また、ゲート電極４と隣接するワード線
５がフィールド酸化膜２上に形成されている。ソース領
域６内の半導体基板１にトレンチ１１が形成され、ソー
ス領域６と連結されるようにトレンチ１１の内部表面に
第２導電型の不純物ドーピング領域１３が形成されてい
る。ゲート電極４及びワード線５の上に絶縁層８が形成
され、その絶縁層８の上に、ソース領域６を通じて不純
物ドーピング領域１３と連結されるように第２導電型の
不純物がドーピングされたポリシリコン層９ｂが形成さ
れている。このトレンチ１１内部表面の不純物ドーピン
グ領域１３及びポリシリコン層９ｂにより、ＭＯＳキャ
パシタの蓄積電極が形成される。トレンチ１１の内面上
に誘電体膜１４が形成され、その誘電体膜１４の上に対
向電極１５が形成されている。絶縁層８及び対向電極１
５の上に絶縁層１６及びビット線１７が形成され、コン
タクトホール１８によってビット線１７とドレイン領域
７とが接続されている。
良スタックートレンチ併合型メモリセルは、第１導電型
の半導体基板１上にアクティブ領域を限定するためのフ
ィールド酸化膜２を備えている。そのアクティブ領域上
にゲート酸化膜３を介してゲート電極（ワード線）４が
形成され、ゲート電極４の両側における半導体基板１表
面に第２導電型のソース領域６及びドレイン領域７が形
成されている。また、ゲート電極４と隣接するワード線
５がフィールド酸化膜２上に形成されている。ソース領
域６内の半導体基板１にトレンチ１１が形成され、ソー
ス領域６と連結されるようにトレンチ１１の内部表面に
第２導電型の不純物ドーピング領域１３が形成されてい
る。ゲート電極４及びワード線５の上に絶縁層８が形成
され、その絶縁層８の上に、ソース領域６を通じて不純
物ドーピング領域１３と連結されるように第２導電型の
不純物がドーピングされたポリシリコン層９ｂが形成さ
れている。このトレンチ１１内部表面の不純物ドーピン
グ領域１３及びポリシリコン層９ｂにより、ＭＯＳキャ
パシタの蓄積電極が形成される。トレンチ１１の内面上
に誘電体膜１４が形成され、その誘電体膜１４の上に対
向電極１５が形成されている。絶縁層８及び対向電極１
５の上に絶縁層１６及びビット線１７が形成され、コン
タクトホール１８によってビット線１７とドレイン領域
７とが接続されている。
【００４３】このように、本実施例では、従来例の改良
スタックートレンチ併合型メモリセル（特開平３−１９
０１６２号公報）と同様に、ポリシリコン層９ｂ及び不
純物ドーピング領域１３がＭＯＳキャパシタの蓄積電極
として用いられる。そのため、トレンチ内壁に所定の膜
厚のポリシリコン層による蓄積電極を形成する方法（特
開平２−１１６１６０号公報）に比べ、蓄積電極の面積
を大きくすることができる。従って、大きなキャパシタ
容量を得ることができる。
スタックートレンチ併合型メモリセル（特開平３−１９
０１６２号公報）と同様に、ポリシリコン層９ｂ及び不
純物ドーピング領域１３がＭＯＳキャパシタの蓄積電極
として用いられる。そのため、トレンチ内壁に所定の膜
厚のポリシリコン層による蓄積電極を形成する方法（特
開平２−１１６１６０号公報）に比べ、蓄積電極の面積
を大きくすることができる。従って、大きなキャパシタ
容量を得ることができる。
【００４４】例えば、図１２に示すフォトマスク１０に
おいて、光遮蔽領域１０ａの寸法が１×２μｍ、光透過
領域１０ｂの径が０．５μｍ、ポリシリコン層９の膜厚
が０．３μｍ程度、トレンチ１１の深さが半導体基板１
表面から１μｍ程度の場合、蓄積電極の表面積は約５．
６μｍ2になる。一方、図１２に示すフォトマスク１０
から光透過領域１０ｂを除去した別のフォトマスクを用
いれば、スタック型メモリセルを製造することができ
る。この場合、光遮蔽領域の寸法及びポリシリコン層９
の膜厚を本実施例と同じにすると、蓄積電極の表面積は
約３．８μｍ2になる。従って、本実施例ではスタック
型メモリセルに比べ、電極面積を約１．５倍に増やすこ
とができる。
おいて、光遮蔽領域１０ａの寸法が１×２μｍ、光透過
領域１０ｂの径が０．５μｍ、ポリシリコン層９の膜厚
が０．３μｍ程度、トレンチ１１の深さが半導体基板１
表面から１μｍ程度の場合、蓄積電極の表面積は約５．
６μｍ2になる。一方、図１２に示すフォトマスク１０
から光透過領域１０ｂを除去した別のフォトマスクを用
いれば、スタック型メモリセルを製造することができ
る。この場合、光遮蔽領域の寸法及びポリシリコン層９
の膜厚を本実施例と同じにすると、蓄積電極の表面積は
約３．８μｍ2になる。従って、本実施例ではスタック
型メモリセルに比べ、電極面積を約１．５倍に増やすこ
とができる。
【００４５】また、本実施例では、第２フォトレジスト
パターンＰＲ２をエッチングマスクとして用いる異方性
エッチングにより、蓄積電極パターン９ａとトレンチ１
１とが同時に形成される。一方、従来例の改良スタック
ートレンチ併合型メモリセルでは、第２フォトレジスト
パターンＰＲ１２をエッチングマスクとして用いるエッ
チングにより蓄積電極パターン１０８ａが形成された後
に、マスクＯＸＭをエッチングマスクとして用いるエッ
チングによりトレンチ１０９が形成される。
パターンＰＲ２をエッチングマスクとして用いる異方性
エッチングにより、蓄積電極パターン９ａとトレンチ１
１とが同時に形成される。一方、従来例の改良スタック
ートレンチ併合型メモリセルでは、第２フォトレジスト
パターンＰＲ１２をエッチングマスクとして用いるエッ
チングにより蓄積電極パターン１０８ａが形成された後
に、マスクＯＸＭをエッチングマスクとして用いるエッ
チングによりトレンチ１０９が形成される。
【００４６】つまり、従来例では、蓄積電極パターン１
０８ａ及びトレンチ１０９を別のエッチング工程で製造
しているのに対し、本実施例では蓄積電極パターン９ａ
とトレンチ１１が１回のエッチング工程で製造される。
従って、本実施例では、従来例に比べて製造方法を簡単
にでき、製造コストを低減することができる。
０８ａ及びトレンチ１０９を別のエッチング工程で製造
しているのに対し、本実施例では蓄積電極パターン９ａ
とトレンチ１１が１回のエッチング工程で製造される。
従って、本実施例では、従来例に比べて製造方法を簡単
にでき、製造コストを低減することができる。
【００４７】更に、従来例では、前述のように、トレン
チ１０９の開口位置がずれやすいという問題があった。
それに対し、本実施例では、第２フォトレジストパター
ンＰＲ２の形状を正確に制御した上で、その第２フォト
レジストパターンＰＲ２をエッチングマスクとして用い
る異方性エッチングを正確に制御するだけで、トレンチ
１１を正確な位置に開口させることができる。
チ１０９の開口位置がずれやすいという問題があった。
それに対し、本実施例では、第２フォトレジストパター
ンＰＲ２の形状を正確に制御した上で、その第２フォト
レジストパターンＰＲ２をエッチングマスクとして用い
る異方性エッチングを正確に制御するだけで、トレンチ
１１を正確な位置に開口させることができる。
【００４８】従って、本実施例は、従来例に比べてトレ
ンチの加工精度を高めることができる。ところで、従来
例において、マスクＯＸＭを形成している理由は、犠牲
酸化膜１１０の形成時に蓄積電極パターン１０８ａの表
面にも犠牲酸化膜１１０が形成され、その犠牲酸化膜１
１０の除去時に蓄積電極パターン１０８ａの形状が変化
するのを防止するためであると考えられる。
ンチの加工精度を高めることができる。ところで、従来
例において、マスクＯＸＭを形成している理由は、犠牲
酸化膜１１０の形成時に蓄積電極パターン１０８ａの表
面にも犠牲酸化膜１１０が形成され、その犠牲酸化膜１
１０の除去時に蓄積電極パターン１０８ａの形状が変化
するのを防止するためであると考えられる。
【００４９】しかし、本発明者の解析によれば、そのよ
うな蓄積電極パターン１０８ａの形状変化は極くわずか
であるため、２５６ＭビットＤＲＡＭにおいても事実上
無視できる。従って、本実施例では、蓄積電極パターン
９ａの表面に犠牲酸化膜１２が形成され、その犠牲酸化
膜１２の除去時に蓄積電極パターン９ａの形状が変化す
るが、それは特に問題とはならない。
うな蓄積電極パターン１０８ａの形状変化は極くわずか
であるため、２５６ＭビットＤＲＡＭにおいても事実上
無視できる。従って、本実施例では、蓄積電極パターン
９ａの表面に犠牲酸化膜１２が形成され、その犠牲酸化
膜１２の除去時に蓄積電極パターン９ａの形状が変化す
るが、それは特に問題とはならない。
【００５０】また、本実施例では、そのような形状変化
を見越した上で蓄積電極パターン９ａが形成される、つ
まり、第２フォトレジストパターンＰＲ１２の光遮蔽領
域１０ａの寸法を当該蓄積電極パターン９ａの形状変化
に対応して予め設計しておくことで、犠牲酸化膜１２と
無関係にポリシリコン層９ｂを所望の形状にすることも
できる。
を見越した上で蓄積電極パターン９ａが形成される、つ
まり、第２フォトレジストパターンＰＲ１２の光遮蔽領
域１０ａの寸法を当該蓄積電極パターン９ａの形状変化
に対応して予め設計しておくことで、犠牲酸化膜１２と
無関係にポリシリコン層９ｂを所望の形状にすることも
できる。
【００５１】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）蓄積電極パターン９ａ及びトレンチ１１内部にドー
ピングするｎ型不純物並びにソース領域６及びドレイン
領域７の形成に用いるｎ型不純物として、ヒ素、リン、
アンチモン等のＶ族の元素及びオキシ塩化リン（ＰＯＣ
ｌ3）等のＶ族の元素の化合物を用いる。また、ドーピ
ング法としては、ヒ素、リン、アンチモン等のドーピン
グ時にはイオン注入法を使用し、オキシ塩化リン等のガ
スを用いるドーピング時にはそのガス雰囲気中での熱拡
散法を使用する。
ではなく、以下のように実施してもよい。 １）蓄積電極パターン９ａ及びトレンチ１１内部にドー
ピングするｎ型不純物並びにソース領域６及びドレイン
領域７の形成に用いるｎ型不純物として、ヒ素、リン、
アンチモン等のＶ族の元素及びオキシ塩化リン（ＰＯＣ
ｌ3）等のＶ族の元素の化合物を用いる。また、ドーピ
ング法としては、ヒ素、リン、アンチモン等のドーピン
グ時にはイオン注入法を使用し、オキシ塩化リン等のガ
スを用いるドーピング時にはそのガス雰囲気中での熱拡
散法を使用する。
【００５２】２）絶縁層８としては、シリコン酸化膜以
外にも、シリコン窒化膜やシリケートガラス等、どのよ
うな絶縁膜を用いてもよい。また、絶縁膜８の形成方法
としては、スパッタリング法やＣＶＤ(Chemical Vapor
Deposition)法等、どのような方法を用いてもよい。 ３）絶縁層８の異方性エッチングには、ウェットエッチ
ング法、ドライエッチング法、これらを併用した方法
等、どのようなエッチング方法を用いてもよい。
外にも、シリコン窒化膜やシリケートガラス等、どのよ
うな絶縁膜を用いてもよい。また、絶縁膜８の形成方法
としては、スパッタリング法やＣＶＤ(Chemical Vapor
Deposition)法等、どのような方法を用いてもよい。 ３）絶縁層８の異方性エッチングには、ウェットエッチ
ング法、ドライエッチング法、これらを併用した方法
等、どのようなエッチング方法を用いてもよい。
【００５３】４）ポリシリコン層９の形成には、スパッ
タリング法やＣＶＤ法等、どのような方法を用いてもよ
い。 ５）第２フォトレジストパターンＰＲ２の形成に用いる
フォトレジストがネガ型の場合、フォトマスク１０の光
遮蔽領域１０ａ及び光透過領域１０ｂをポジからネガに
反転する。
タリング法やＣＶＤ法等、どのような方法を用いてもよ
い。 ５）第２フォトレジストパターンＰＲ２の形成に用いる
フォトレジストがネガ型の場合、フォトマスク１０の光
遮蔽領域１０ａ及び光透過領域１０ｂをポジからネガに
反転する。
【００５４】６）蓄積電極パターン９ａ及びトレンチ１
１の形成に、ＥＣＲエッチング装置でなく、ＲＩＥ(Rea
ctive Ion Etching)装置やマグネトロンＲＩＥ装置を使
用する。 ７）誘電体膜１４をＯＮＯ構造ではなく、酸化膜／窒化
膜によるＯＮ構造又は窒化膜／酸化膜によるＮＯ構造に
する。
１の形成に、ＥＣＲエッチング装置でなく、ＲＩＥ(Rea
ctive Ion Etching)装置やマグネトロンＲＩＥ装置を使
用する。 ７）誘電体膜１４をＯＮＯ構造ではなく、酸化膜／窒化
膜によるＯＮ構造又は窒化膜／酸化膜によるＮＯ構造に
する。
【００５５】８）誘電体膜１４として、ＰＺＴ（ＰｂＺ
ｒ1-X ＴｉＯ3）、ＰＬＺＴ（Ｐｂ 1-X ＬａX Ｚｒ1-Y
ＴｉYＯ3）、ＢＴＯ（ＢａＴｉＯ3）、ＢＳＴ（Ｂａ1-X
ＳｒX ＴｉＯ3）、ＳＴＯ（ＳｒＴｉＯ3）、Ｔａ2Ｏ5
等の高誘電体膜を用いる。 ９）犠牲酸化膜１２の形成及び除去工程を省き、トレン
チ１１の形成時に発生したトレンチ１１内壁面のダメー
ジ層の除去を以下のいずれかの工程によって行う。
ｒ1-X ＴｉＯ3）、ＰＬＺＴ（Ｐｂ 1-X ＬａX Ｚｒ1-Y
ＴｉYＯ3）、ＢＴＯ（ＢａＴｉＯ3）、ＢＳＴ（Ｂａ1-X
ＳｒX ＴｉＯ3）、ＳＴＯ（ＳｒＴｉＯ3）、Ｔａ2Ｏ5
等の高誘電体膜を用いる。 ９）犠牲酸化膜１２の形成及び除去工程を省き、トレン
チ１１の形成時に発生したトレンチ１１内壁面のダメー
ジ層の除去を以下のいずれかの工程によって行う。
【００５６】ＣＦ4Ｏ2又はＮＦ3を用いたドライエッ
チングを行う。 ＣｌＦ3雰囲気中に半導体基板を晒す。ＣｌＦ3はきわ
めて反応性に富んだガスであり、室温においてもシリコ
ンと反応してフッ化物を生成する。つまり、ＣｌＦ3と
トレンチ１１内壁面のダメージ層のシリコンとが、 Ｓｉ＋２Ｆ2→ＳｉＦ4↑ という反応を起こすことによりダメージ層が除去され
る。
チングを行う。 ＣｌＦ3雰囲気中に半導体基板を晒す。ＣｌＦ3はきわ
めて反応性に富んだガスであり、室温においてもシリコ
ンと反応してフッ化物を生成する。つまり、ＣｌＦ3と
トレンチ１１内壁面のダメージ層のシリコンとが、 Ｓｉ＋２Ｆ2→ＳｉＦ4↑ という反応を起こすことによりダメージ層が除去され
る。
【００５７】10）半導体基板１をｎ型にし、ドーピング
する不純物をｐ型にする。そのｐ型不純物としては、ホ
ウ素又はインジウムを用いる。 11）第２フォトレジストパターンＰＲ２を、他の適宜な
膜に置き代え、その膜をエッチングマスクとして用い
て、蓄積電極パターン９ａ及びトレンチ１１を形成す
る。
する不純物をｐ型にする。そのｐ型不純物としては、ホ
ウ素又はインジウムを用いる。 11）第２フォトレジストパターンＰＲ２を、他の適宜な
膜に置き代え、その膜をエッチングマスクとして用い
て、蓄積電極パターン９ａ及びトレンチ１１を形成す
る。
【００５８】
【発明の効果】本発明の半導体装置の製造方法にあって
は、トレンチ内壁に所定の膜厚のポリシリコン層による
蓄積電極を形成する方法に比べ、蓄積電極の面積を大き
くすることができる。従って、大きなキャパシタ容量を
得ることができる。また、トレンチは蓄積電極のパター
ニングと同時に形成され、このトレンチ形成のために別
途工程を必要としない。また、マスク数も増加すること
なく、製造過程での作業が簡便化される。
は、トレンチ内壁に所定の膜厚のポリシリコン層による
蓄積電極を形成する方法に比べ、蓄積電極の面積を大き
くすることができる。従って、大きなキャパシタ容量を
得ることができる。また、トレンチは蓄積電極のパター
ニングと同時に形成され、このトレンチ形成のために別
途工程を必要としない。また、マスク数も増加すること
なく、製造過程での作業が簡便化される。
【図１】本発明の実施例において、改良スタックートレ
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
【図２】本発明の実施例において、改良スタックートレ
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
【図３】本発明の実施例において、改良スタックートレ
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
【図４】本発明の実施例において、改良スタックートレ
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
【図５】本発明の実施例において、改良スタックートレ
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
【図６】本発明の実施例において、改良スタックートレ
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
【図７】本発明の実施例において、改良スタックートレ
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
【図８】本発明の実施例において、改良スタックートレ
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
【図９】本発明の実施例において、改良スタックートレ
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
ンチ併合型メモリセルの製造プロセスを示した半導体装
置の断面図である。
【図１０】本発明の実施例において、改良スタックート
レンチ併合型メモリセルの製造プロセスを示した半導体
装置の断面図である。
レンチ併合型メモリセルの製造プロセスを示した半導体
装置の断面図である。
【図１１】本発明の実施例において、改良スタックート
レンチ併合型メモリセルの製造プロセスを示した半導体
装置の断面図である。
レンチ併合型メモリセルの製造プロセスを示した半導体
装置の断面図である。
【図１２】本発明の実施例における半導体装置の製造方
法に用いるフォトマスクの一部平面図である。
法に用いるフォトマスクの一部平面図である。
【図１３】従来例において、改良スタックートレンチ併
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
【図１４】従来例において、改良スタックートレンチ併
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
【図１５】従来例において、改良スタックートレンチ併
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
【図１６】従来例において、改良スタックートレンチ併
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
【図１７】従来例において、改良スタックートレンチ併
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
【図１８】従来例において、改良スタックートレンチ併
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
【図１９】従来例において、改良スタックートレンチ併
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
【図２０】従来例において、改良スタックートレンチ併
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
合型メモリセルの製造プロセスを示した半導体装置の断
面図である。
１ 半導体基板 ２ フィールド酸化膜 ４ ゲート電極 ５ ワード線 ６ ソース領域（拡散層） ６ａ コンタクトホール ７ ドレイン領域 ８ 絶縁層 ９ ポリシリコン層 ９ａ 蓄積電極パターン １１ トレンチ １２ 犠牲酸化膜 １３ 不純物ドーピング領域（拡散層） １４ 誘電体膜 １５ 対向電極 Ａ、Ｃ 開口部 Ｂ 蓄積電極形成のための領域 ＰＲ２ パターン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】しかし、スタック型メモリセルでは、メモ
リセルの小型化に伴いメモリセルの表面に大きな段差が
生じ、その表面に配線層を均一に形成するのが難しくな
り、断線等の不良が発生しやすい問題がある。また、ト
レンチ型メモリセルにあっても、メモリセルの小型化に
伴い、各トレンチの間隔が狭くなってトレンチ間の漏洩
電流が大きくなる問題がある。そのため、スタック型メ
モリセルやトレンチ型メモリセルでも１６ＭビットＤＲ
ＡＭを境にその限界があらわになってきた。
リセルの小型化に伴いメモリセルの表面に大きな段差が
生じ、その表面に配線層を均一に形成するのが難しくな
り、断線等の不良が発生しやすい問題がある。また、ト
レンチ型メモリセルにあっても、メモリセルの小型化に
伴い、各トレンチの間隔が狭くなってトレンチ間の漏洩
電流が大きくなる問題がある。そのため、スタック型メ
モリセルやトレンチ型メモリセルでも１６ＭビットＤＲ
ＡＭを境にその限界があらわになってきた。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】使用ガス；ＨＢｒ（又はＣｌ2或はＨＢｒ
とＣｌ2の混合ガス）、ガス圧力；５mTorr、マイクロ
波；１KW、ＲＦパワー；６０W。エッチング終了後、第
２フォトレジストパターンＰＲ２が除去される。図７は
犠牲酸化膜１２を形成する工程を示したものである。蓄
積電極パターン９ａの内側面及びトレンチ１１内壁を含
む上述の構造の表面全体上を熱酸化することにより、犠
牲酸化膜１２が形成される。
とＣｌ2の混合ガス）、ガス圧力；５mTorr、マイクロ
波；１KW、ＲＦパワー；６０W。エッチング終了後、第
２フォトレジストパターンＰＲ２が除去される。図７は
犠牲酸化膜１２を形成する工程を示したものである。蓄
積電極パターン９ａの内側面及びトレンチ１１内壁を含
む上述の構造の表面全体上を熱酸化することにより、犠
牲酸化膜１２が形成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】ＣＦ4／Ｏ2又はＮＦ3を用いたドライエ
ッチングを行う。 ＣｌＦ3雰囲気中に半導体基板を晒す。ＣｌＦ3はきわ
めて反応性に富んだガスであり、室温においてもシリコ
ンと反応してフッ化物を生成する。つまり、ＣｌＦ3と
トレンチ１１内壁面のダメージ層のシリコンとが、 Ｓｉ＋２Ｆ2→ＳｉＦ4↑ という反応を起こすことによりダメージ層が除去され
る。
ッチングを行う。 ＣｌＦ3雰囲気中に半導体基板を晒す。ＣｌＦ3はきわ
めて反応性に富んだガスであり、室温においてもシリコ
ンと反応してフッ化物を生成する。つまり、ＣｌＦ3と
トレンチ１１内壁面のダメージ層のシリコンとが、 Ｓｉ＋２Ｆ2→ＳｉＦ4↑ という反応を起こすことによりダメージ層が除去され
る。
Claims (3)
- 【請求項１】 半導体基板上に形成された絶縁層の一部
をエッチングし、前記半導体基板に形成されている拡散
層表面を露出させコンタクト領域を形成する第１工程
と、 蓄積電極となる半導体膜を基板表面に形成し、前記コン
タクト領域を介して半導体膜と拡散層とを接続する第２
工程と、 前記拡散層のコンタクト領域部分に、このコンタクト領
域よりも小領域で且つ拡散層を越えて前記半導体基板中
に達するトレンチを、前記蓄積電極パターニングの際の
エッチングにて同時に形成する第３工程と、 前記トレンチの内壁に拡散層を形成する第４工程と、 この拡散層及び前記パターニングされた蓄積電極の表面
に容量絶縁膜を形成する第５工程と、 この容量絶縁膜の表面に対向電極を形成する第６工程
と、 を含むことを特徴とした半導体装置の製造方法。 - 【請求項２】 第１導電型の半導体基板１上にフィール
ド酸化膜２を形成することによりアクティブ領域を定義
する第１工程と、 前記アクティブ領域上にゲート電極４、第２導電型のソ
ース領域６及びドレイン領域７を形成すると同時に、フ
ィールド酸化膜２上にワード線５を形成することによ
り、第１工程で得られた半導体基板１上に絶縁層８を形
成する第２工程と、 前記ソース領域６の一部を露出させるために、前記絶縁
層８にコンタクトホール６ａを形成する第３工程と、 第３工程で露出されたソース領域６及び絶縁層８の全表
面にポリシリコン層９を形成する第４工程と、 前記ポリシリコン層９上にマスクとしてのパターンＰＲ
２を形成する第５工程と、 前記マスクとしてのパターンＰＲ２をエッチングマスク
として用い、ポリシリコン層９をエッチングすることに
より蓄積電極パターン９ａを形成すると同時に、前記ソ
ース領域６内の半導体基板１にトレンチ１１を形成する
第６工程と、 前記蓄積電極パターン９ａ及びトレンチ１１の内壁に第
２導電型の不純物をドーピングする第７工程と、 前記不純物がドーピングされた蓄積電極パターン９ａ及
び不純物がドーピングされたトレンチ１１の内壁に誘電
体膜１４を形成する第８工程と、 前記誘電体膜１４上に対向電極１５を形成する第９工程
と、 を含むことを特徴とした半導体装置の製造方法。 - 【請求項３】 第１導電型の半導体基板１上に、ＬＯＣ
ＯＳ法によってフィールド酸化膜２を形成することによ
りアクティブ領域を定義する第１工程と、 前記アクティブ領域上にゲート電極４、第２導電型のソ
ース領域６及びドレイン領域７を形成すると同時に、フ
ィールド酸化膜２上にワード線５を形成することによ
り、第１工程で得られた半導体基板１上に、シリコン酸
化膜、シリコン窒化膜、シリケートガラスからなるグル
ープから選択された少なくとも１つの材料からなる絶縁
層８をスパッタリング法又はＣＶＤ法によって形成する
第２工程と、 前記ソース領域６の一部を露出させるために、ドライエ
ッチング法、ウェットエッチング法又はこれらの方法を
併用した方法のうち少なくともいずれか一つの方法によ
って前記絶縁層８にコンタクトホール６ａを形成する第
３工程と、 第３工程で露出されたソース領域６及び絶縁層８の全表
面にポリシリコン層９をスパッタリング法又はＣＶＤ法
によって形成する第４工程と、 前記ポリシリコン層９上に、蓄積電極のための領域Ｂ
と、トレンチ形成のための開口部Ｃとを備え、開口部Ｃ
は領域Ｂ内にあり、開口部Ｃの径は、第３工程のコンタ
クトホール６ａの径より小さいマスクとしてのパターン
ＰＲ２を形成する第５工程と、 前記マスクとしてのパターンＰＲ２をエッチングマスク
として用い、前記絶縁層８に対する選択比が高いエッチ
ング条件下において、ウェットエッチング法、ＥＣＲエ
ッチング法、ＲＩＥ法、マグネトロンＲＩＥ法のうち少
なくともいずれか１つを含むドライエッチング法、ウェ
ットエッチング法と前記ドライエッチング法とを併用し
た方法のうち少なくともいずれか一つの方法によってポ
リシリコン層９をエッチングすることにより蓄積電極パ
ターン９ａを形成すると同時に、前記ソース領域６内の
半導体基板１にトレンチ１１を形成した後、トレンチ１
１内壁面に犠牲酸化膜１２を形成した後にその犠牲酸化
膜１２を除去する方法、ＣＦ4Ｏ2又はＮＦ3を用いたド
ライエッチング法、ＣｌＦ3雰囲気中に半導体基板を晒
す方法のうちいずれか一つの方法に従って、前記トレン
チ１１の底部の鋭利なコーナー部位を円くすると共に、
前記トレンチ１１の形成時に発生したトレンチ１１内壁
面のダメージ層を除去する第６工程と、 前記蓄積電極パターン９ａ及びトレンチ１１の内壁に、
ヒ素、リン、アンチモン、オキシ塩化リン、ホウ素、イ
ンジウムからなるグループから選択された少なくとも一
つの材料からなる第２導電型の不純物を、熱拡散法又は
イオン注入法によってドーピングする第７工程と、 前記不純物がドーピングされた蓄積電極パターン９ａ及
び不純物がドーピングされたトレンチ１１の内壁に、酸
化膜／窒化膜／酸化膜（ＯＮＯ）構造、窒化膜／酸化膜
（ＮＯ）構造、酸化膜／窒化膜（ＯＮ）構造、高誘電体
膜のうちいずれか一つである誘電体膜１４を形成する第
８工程と、 前記誘電体膜１４上に対向電極１５を形成する第９工程
と、 を含むことを特徴とした半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248095A JPH06216336A (ja) | 1992-10-27 | 1993-10-04 | 半導体装置の製造方法 |
| US08/143,850 US5411911A (en) | 1992-10-27 | 1993-10-25 | Process for producing DRAM semiconductor devices |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31284292 | 1992-10-27 | ||
| JP4-312842 | 1992-10-27 | ||
| JP5248095A JPH06216336A (ja) | 1992-10-27 | 1993-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216336A true JPH06216336A (ja) | 1994-08-05 |
Family
ID=26538591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248095A Pending JPH06216336A (ja) | 1992-10-27 | 1993-10-04 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5411911A (ja) |
| JP (1) | JPH06216336A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753419A (en) * | 1995-09-18 | 1998-05-19 | Texas Instruments Incorporated | Increase dram node capacitance by etching rough surface |
| US5753420A (en) * | 1995-09-18 | 1998-05-19 | Texas Instruments Incorporated | Rough dielectric film by etchback of residue |
| US5949117A (en) * | 1995-12-26 | 1999-09-07 | Micron Technology, Inc. | Highly efficient transistor for fast programming of flash memories |
| US5585303A (en) * | 1996-02-28 | 1996-12-17 | United Microelectronics Corporation | Method for manufacturing a stacked/trench DRAM capacitor |
| US5856700A (en) * | 1996-05-08 | 1999-01-05 | Harris Corporation | Semiconductor device with doped semiconductor and dielectric trench sidewall layers |
| DE19640215C1 (de) | 1996-09-30 | 1998-02-19 | Siemens Ag | Integrierte Halbleiterspeicheranordnung mit "Buried-Plate-Elektrode" |
| US6020609A (en) * | 1997-10-31 | 2000-02-01 | Texas Instruments - Acer Incorporated | DRAM cell with a rugged stacked trench (RST) capacitor |
| US6222218B1 (en) * | 1998-09-14 | 2001-04-24 | International Business Machines Corporation | DRAM trench |
| KR100395766B1 (ko) * | 2001-02-12 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
| DE10127336B4 (de) * | 2001-06-06 | 2006-07-06 | Infineon Technologies Ag | Halbleiterspeicherzelle mit einem Auswahltransistor und einem Speicherkondensator |
| KR100390042B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 형성 방법 |
| US6835628B2 (en) * | 2001-11-05 | 2004-12-28 | Intersil Americas Inc. | Integrated circuit with a MOS capacitor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1993-10-25 US US08/143,850 patent/US5411911A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5411911A (en) | 1995-05-02 |
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