JP3004280B2 - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JP3004280B2 JP3004280B2 JP1077134A JP7713489A JP3004280B2 JP 3004280 B2 JP3004280 B2 JP 3004280B2 JP 1077134 A JP1077134 A JP 1077134A JP 7713489 A JP7713489 A JP 7713489A JP 3004280 B2 JP3004280 B2 JP 3004280B2
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- Japan
- Prior art keywords
- layer
- conductor layer
- capacitor
- memory cell
- semiconductor memory
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概 要〕 半導体メモリセルの構造に関し、 実効的なキャパシタ面積を大きくすることを目的と
し、 MOSトランジスタとMOSキャパシタからなり該キャパシ
タの一方の電極を構成する第１の導電体層が第２の導電
体層を介して半導体基板と接続される半導体メモリセル
において、前記第１の導電体層は、絶縁物層の窓開け領
域を通して前記第２の導電体層と接続され、前記第２の
導電体層は、該第２の導電体層の下部に形成されたコン
タクト領域内で半導体基板に接続されると共に前記コン
タクト孔の下部に形成された拡散層よりも広がるように
形成され、ビット線が前記絶縁物層の下部に形成され、
前記窓開け領域の幅を前記拡散層よりも広くかつ前記第
２の導電体層の幅近くまで広げることにより、前記絶縁
物層の窓開けのためのエッチングのアスペクト比を４未
満に抑えて前記半導体メモリセルの製造を容易にするよ
うに構成する。
し、 MOSトランジスタとMOSキャパシタからなり該キャパシ
タの一方の電極を構成する第１の導電体層が第２の導電
体層を介して半導体基板と接続される半導体メモリセル
において、前記第１の導電体層は、絶縁物層の窓開け領
域を通して前記第２の導電体層と接続され、前記第２の
導電体層は、該第２の導電体層の下部に形成されたコン
タクト領域内で半導体基板に接続されると共に前記コン
タクト孔の下部に形成された拡散層よりも広がるように
形成され、ビット線が前記絶縁物層の下部に形成され、
前記窓開け領域の幅を前記拡散層よりも広くかつ前記第
２の導電体層の幅近くまで広げることにより、前記絶縁
物層の窓開けのためのエッチングのアスペクト比を４未
満に抑えて前記半導体メモリセルの製造を容易にするよ
うに構成する。
本発明は半導体メモリセルの構造に関する。
DRAMの大容量化の要求に伴い、DRAMを構成するメモリ
セルの面積をより小さくすることが求められている。
セルの面積をより小さくすることが求められている。
１つのMOSトランジスタと１つのMOSキャパシタからな
るメモリセルは構造が簡単で高集積化に適しているた
め、DRAMの単位セルとして広く用いられている。上記メ
モリセルでは情報の保持に必要な量の電荷が蓄積される
キャパシタの面積をできるだけ大きくすることが必要で
あるが、一方DRAMの大規模化を図るためにはメモリセル
の面積は小さくしなければならない。このように要請に
応えるためいくつかの方法が提案・実行されている。第
２図はいわゆるスタックトキャパシタセルと称されてい
る１トランジスタ１キャパシタ方式のメモリセルの構造
を示しており、キャパシタ面積を大きくする上で有効な
方法として従来から広く用いられている。同図におい
て、１は半導体基板、２はフィールド酸化膜、３は素子
領域、４は多結晶Siからなるワード線であり素子領域３
上ではゲート絶縁膜５とともにゲート電極として機能す
る。5aはCVD酸化膜、６はキャパシタ電極となる導電体
層であり、多結晶Siによってフィールド酸化膜２及び素
子領域３上に広がって形成され、コンタクト領域７上で
基板１と接続されている。８は熱酸化膜、９はもう一方
のキャパシタ電極となる導電体層であり、多結晶Siによ
って形成され熱酸化膜８を隔ててキャパシタ電極６と対
向している。10はコンタクト領域11上で基板１と接続さ
れた導電体層、12はCVD酸化膜からなる絶縁物層、13は
導電体層10を介して基板１と接続されたビット線であり
Al配線からなる。
るメモリセルは構造が簡単で高集積化に適しているた
め、DRAMの単位セルとして広く用いられている。上記メ
モリセルでは情報の保持に必要な量の電荷が蓄積される
キャパシタの面積をできるだけ大きくすることが必要で
あるが、一方DRAMの大規模化を図るためにはメモリセル
の面積は小さくしなければならない。このように要請に
応えるためいくつかの方法が提案・実行されている。第
２図はいわゆるスタックトキャパシタセルと称されてい
る１トランジスタ１キャパシタ方式のメモリセルの構造
を示しており、キャパシタ面積を大きくする上で有効な
方法として従来から広く用いられている。同図におい
て、１は半導体基板、２はフィールド酸化膜、３は素子
領域、４は多結晶Siからなるワード線であり素子領域３
上ではゲート絶縁膜５とともにゲート電極として機能す
る。5aはCVD酸化膜、６はキャパシタ電極となる導電体
層であり、多結晶Siによってフィールド酸化膜２及び素
子領域３上に広がって形成され、コンタクト領域７上で
基板１と接続されている。８は熱酸化膜、９はもう一方
のキャパシタ電極となる導電体層であり、多結晶Siによ
って形成され熱酸化膜８を隔ててキャパシタ電極６と対
向している。10はコンタクト領域11上で基板１と接続さ
れた導電体層、12はCVD酸化膜からなる絶縁物層、13は
導電体層10を介して基板１と接続されたビット線であり
Al配線からなる。
上記のスタックトキャパシタセルはキャパシタ領域を
フィールド酸化膜及び素子領域上にまで広げることによ
り基板面積を有効に活用してその面積を大きくしたもの
であるが、さらにその面積を大きくするためには以上の
ような平面的な構造では限界がある。そのため、絶縁膜
の側壁を利用した立体的な構造にしてキャパシタ面積を
広げる方法が提案されている。
フィールド酸化膜及び素子領域上にまで広げることによ
り基板面積を有効に活用してその面積を大きくしたもの
であるが、さらにその面積を大きくするためには以上の
ような平面的な構造では限界がある。そのため、絶縁膜
の側壁を利用した立体的な構造にしてキャパシタ面積を
広げる方法が提案されている。
第３図はこのような方法の一例を説明するための断面
図である。同図において第２図と同一のものには同一の
番号を付した。同図にみられるように、導電体層６を形
成する前に絶縁物層14を堆積しコンタクト領域７内にエ
ッチングによって窓開けを行う。その後該窓部に多結晶
Si層６を形成して基板１と接続させる。絶縁物層14の厚
みを充分大きくしてその側壁をもキャパシタ電極として
利用することによってキャパシタの実効的な面積を大き
くしたものである。
図である。同図において第２図と同一のものには同一の
番号を付した。同図にみられるように、導電体層６を形
成する前に絶縁物層14を堆積しコンタクト領域７内にエ
ッチングによって窓開けを行う。その後該窓部に多結晶
Si層６を形成して基板１と接続させる。絶縁物層14の厚
みを充分大きくしてその側壁をもキャパシタ電極として
利用することによってキャパシタの実効的な面積を大き
くしたものである。
ところがセル面積を小さくするために通常該コンタク
ト領域７の面積はできうるかぎり小さな値に設定され、
また、この上に堆積される絶縁物層の厚さはキャパシタ
の実効面積を大きくするためにできうるかぎり大きな値
に設定される。従って該絶縁物層14の窓開けのためには
大きなアスペクト比（第３図中に示したエッチングの深
さｈと幅ｗの比）のエッチングを行わねばならない。た
とえば第３図におけるコンタクト領域７の幅は通常0.8
〜１μｍ程度であり、また、絶縁物層14の膜厚は３〜５
μｍとなるためエッチングのアスペクト比が４以上の値
となる。しかし、一般にこのようなアスペクト比の大き
なエッチングを行うことは難しくプロセスの信頼性に問
題が生じる。
ト領域７の面積はできうるかぎり小さな値に設定され、
また、この上に堆積される絶縁物層の厚さはキャパシタ
の実効面積を大きくするためにできうるかぎり大きな値
に設定される。従って該絶縁物層14の窓開けのためには
大きなアスペクト比（第３図中に示したエッチングの深
さｈと幅ｗの比）のエッチングを行わねばならない。た
とえば第３図におけるコンタクト領域７の幅は通常0.8
〜１μｍ程度であり、また、絶縁物層14の膜厚は３〜５
μｍとなるためエッチングのアスペクト比が４以上の値
となる。しかし、一般にこのようなアスペクト比の大き
なエッチングを行うことは難しくプロセスの信頼性に問
題が生じる。
そこで本発明は、容易なプロセスによりキャパシタ面
積を実効的に大きくすることのできるメモリセルの構造
を提供することを目的とする。
積を実効的に大きくすることのできるメモリセルの構造
を提供することを目的とする。
上記課題の解決は、MOSトランジスタとMOSキャパシタ
からなり該キャパシタの一方の電極を構成する第１の導
電体層が第２の導電体層を介して半導体基板と接続され
る半導体メモリセルにおいて、前記第１の導電体層は、
絶縁物層の窓開け領域を通して前記第２の導電体層と接
続され、前記第２の導電体層は、該第２の導電体層の下
部に形成されたコンタクト領域内で半導体基板に接続さ
れると共に前記コンタクト孔の下部に形成された拡散層
よりも広がるように形成され、ビット線が前記絶縁物層
の下部に形成され、前記窓開け領域の幅を前記拡散層よ
りも広くかつ前記第２の導電体層の幅近くまで広げるこ
とにより、前記絶縁物層の窓開けのためのエッチングの
アスペクト比を４未満に抑えて前記半導体メモリセルの
製造を容易にすることを特徴とする半導体メモリセルに
よって達成される。
からなり該キャパシタの一方の電極を構成する第１の導
電体層が第２の導電体層を介して半導体基板と接続され
る半導体メモリセルにおいて、前記第１の導電体層は、
絶縁物層の窓開け領域を通して前記第２の導電体層と接
続され、前記第２の導電体層は、該第２の導電体層の下
部に形成されたコンタクト領域内で半導体基板に接続さ
れると共に前記コンタクト孔の下部に形成された拡散層
よりも広がるように形成され、ビット線が前記絶縁物層
の下部に形成され、前記窓開け領域の幅を前記拡散層よ
りも広くかつ前記第２の導電体層の幅近くまで広げるこ
とにより、前記絶縁物層の窓開けのためのエッチングの
アスペクト比を４未満に抑えて前記半導体メモリセルの
製造を容易にすることを特徴とする半導体メモリセルに
よって達成される。
第１図は本発明に係るメモリセルの断面図を示したも
のである。同図において第３図と同一のものには同一番
号を付した。本発明では、キャパシタ電極を広くするた
めの厚い絶縁物層14を形成する前に同図に示すようにコ
ンタクト領域７上に導電体層15を予め形成する。この導
電体層15はフィールド酸化膜２及び素子領域３上に広げ
て形成することができる。従って、この上に形成した厚
い絶縁物層14の窓開け領域をコンタクト領域７内に限定
する必要はなく、導電体層15の占める面積内であればよ
い。即ち、該窓開け領域の幅を導電体層15の幅近くまで
広げることができるため、第３図で示したような従来方
法に比べてエッチングのアスペクト比を格段に小さくす
ることができる。従ってプロセス上の格別の困難なく容
易にキャパシタ面積を広げることが可能となる。
のである。同図において第３図と同一のものには同一番
号を付した。本発明では、キャパシタ電極を広くするた
めの厚い絶縁物層14を形成する前に同図に示すようにコ
ンタクト領域７上に導電体層15を予め形成する。この導
電体層15はフィールド酸化膜２及び素子領域３上に広げ
て形成することができる。従って、この上に形成した厚
い絶縁物層14の窓開け領域をコンタクト領域７内に限定
する必要はなく、導電体層15の占める面積内であればよ
い。即ち、該窓開け領域の幅を導電体層15の幅近くまで
広げることができるため、第３図で示したような従来方
法に比べてエッチングのアスペクト比を格段に小さくす
ることができる。従ってプロセス上の格別の困難なく容
易にキャパシタ面積を広げることが可能となる。
次に、本発明の実施例につき第１図を参照して説明す
る。
る。
まず、半導体基板１上で素子領域３を残して熱酸化
し、フィールド酸化膜２を形成する。さらに全面を熱酸
化した後多結晶Si膜を堆積し通常のフォトレジスト法に
よりパターニングしてワード線４を形成する。なお、該
多結晶Si膜にはイオン注入法によりリン（Ｐ）を導入し
て低抵抗化する。以下の工程に用いる多結晶Si膜にも同
様の処理を施すものとする。ついでCVD酸化膜5aを堆積
してパターニングし、基板１へのコンタクト領域７を窓
開けする。ついで多結晶Si膜を堆積し、パターニングし
て導電体層15を形成する。該導電体層15はコンタクト領
域７上で基板１と接続され、かつそのパターンは素子領
域３及びフィールド酸化膜２上にも広げて形成する。さ
らに全面に厚いCVD酸化膜からなる絶縁物層14を堆積
し、先に形成した導電体層15上に窓開けする。該窓部は
コンタクト領域７より大きな面積を有する導電体層15上
に開けられるため、従来のように直接コンタクト領域７
内に窓開けする場合に比べてエッチングのアスペクト比
を小さくすることができる。ついで多結晶Si膜を堆積し
パターニングしてキャパシタの一方の電極を構成する導
電体層６を形成する。該導電体層６は該絶縁物層14の側
面にも形成されているためその表面積を大きくすること
ができる。ついで該多結晶Si膜６の表面を酸化してキャ
パシタを構成する誘電体となる熱酸化膜８を形成し、さ
らにこの上に多結晶Si膜９を堆積しパターニングしてキ
ャパシタのもう一方の電極を構成する導電体層９とす
る。
し、フィールド酸化膜２を形成する。さらに全面を熱酸
化した後多結晶Si膜を堆積し通常のフォトレジスト法に
よりパターニングしてワード線４を形成する。なお、該
多結晶Si膜にはイオン注入法によりリン（Ｐ）を導入し
て低抵抗化する。以下の工程に用いる多結晶Si膜にも同
様の処理を施すものとする。ついでCVD酸化膜5aを堆積
してパターニングし、基板１へのコンタクト領域７を窓
開けする。ついで多結晶Si膜を堆積し、パターニングし
て導電体層15を形成する。該導電体層15はコンタクト領
域７上で基板１と接続され、かつそのパターンは素子領
域３及びフィールド酸化膜２上にも広げて形成する。さ
らに全面に厚いCVD酸化膜からなる絶縁物層14を堆積
し、先に形成した導電体層15上に窓開けする。該窓部は
コンタクト領域７より大きな面積を有する導電体層15上
に開けられるため、従来のように直接コンタクト領域７
内に窓開けする場合に比べてエッチングのアスペクト比
を小さくすることができる。ついで多結晶Si膜を堆積し
パターニングしてキャパシタの一方の電極を構成する導
電体層６を形成する。該導電体層６は該絶縁物層14の側
面にも形成されているためその表面積を大きくすること
ができる。ついで該多結晶Si膜６の表面を酸化してキャ
パシタを構成する誘電体となる熱酸化膜８を形成し、さ
らにこの上に多結晶Si膜９を堆積しパターニングしてキ
ャパシタのもう一方の電極を構成する導電体層９とす
る。
以上のようにしてキャパシタを形成した後は第２図で
説明した通常のプロセスにしたがってメモリセルを完成
することができる。
説明した通常のプロセスにしたがってメモリセルを完成
することができる。
以上のように本発明によれば、厚い絶縁物層の側面を
利用してキャパシタ面積を広げる工程をアスペクト比の
小さなエッチングによって行うことができるため、従来
に比べてプロセスが容易となり、大規模DRAMを製造する
上で有益である。
利用してキャパシタ面積を広げる工程をアスペクト比の
小さなエッチングによって行うことができるため、従来
に比べてプロセスが容易となり、大規模DRAMを製造する
上で有益である。
第１図は本発明の実施例を示す断面図、 第２図及び第３図は従来例の問題点を示す図、 である。 図において、 １は基板、 ２はフィールド酸化膜、 ３は素子領域、 ４はワード線、 ５はゲート酸化膜、 5aはCVD酸化膜、 ６、９はキャパシタ電極、 ７、11はコンタクト領域、 ８は多結晶Siの熱酸化膜、 10は導電体層、 12、14は絶縁物層、 13はビット線、 15は導電体層、 16は拡散層、 である。
フロントページの続き (56)参考文献 特開 昭63−278363（ＪＰ，Ａ) 特開 昭64−41262（ＪＰ，Ａ) 特開 平１−243573（ＪＰ，Ａ) 特開 平２−21652（ＪＰ，Ａ) 特開 平２−151060（ＪＰ，Ａ) 特開 平２−219264（ＪＰ，Ａ)
Claims (1)
- 【請求項１】MOSトランジスタとMOSキャパシタからなり
該キャパシタの一方の電極を構成する第１の導電体層が
第２の導電体層を介して半導体基板と接続される半導体
メモリセルにおいて、 前記第１の導電体層は、絶縁物層の窓開け領域を通して
前記第２の導電体層と接続され、 前記第２の導電体層は、該第２の導電体層の下部に形成
されたコンタクト領域内で半導体基板に接続されると共
に前記コンタクト孔の下部に形成された拡散層よりも広
がるように形成され、 ビット線が前記絶縁物層の下部に形成され、 前記窓開け領域の幅を前記拡散層よりも広くかつ前記第
２の導電体層の幅近くまで広げることにより、前記絶縁
物層の窓開けのためのエッチングのアスペクト比を４未
満に抑えて前記半導体メモリセルの製造を容易にするこ
と を特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077134A JP3004280B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077134A JP3004280B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02254751A JPH02254751A (ja) | 1990-10-15 |
| JP3004280B2 true JP3004280B2 (ja) | 2000-01-31 |
Family
ID=13625336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077134A Expired - Lifetime JP3004280B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004280B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324818B1 (ko) * | 1999-06-30 | 2002-02-28 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369626A (ja) * | 1986-09-11 | 1988-03-29 | Teijin Ltd | ベルト及びその製造方法 |
| JPH0675544B2 (ja) * | 1987-01-09 | 1994-09-28 | 松下電器産業株式会社 | 電気コ−ヒ沸し器 |
| JP2741857B2 (ja) * | 1987-05-11 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH07111421B2 (ja) * | 1987-06-04 | 1995-11-29 | マークテック株式会社 | 磁粉探傷用着色磁粉の製造法 |
| JPS6441262A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Memory cell |
| JPH02219264A (ja) * | 1989-02-20 | 1990-08-31 | Matsushita Electric Ind Co Ltd | Ｄｒａｍセルおよびその製造方法 |
-
1989
- 1989-03-29 JP JP1077134A patent/JP3004280B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02254751A (ja) | 1990-10-15 |
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Legal Events
| Date | Code | Title | Description |
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