JP3137401B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP3137401B2 JP3137401B2 JP04012067A JP1206792A JP3137401B2 JP 3137401 B2 JP3137401 B2 JP 3137401B2 JP 04012067 A JP04012067 A JP 04012067A JP 1206792 A JP1206792 A JP 1206792A JP 3137401 B2 JP3137401 B2 JP 3137401B2
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Description
【０００１】
【産業上の利用分野】本発明は、１トランジスタ／１キ
ャパシタのメモリセルを用いたダイナミック型半導体記
憶装置（ＤＲＡＭ）に係り、特に複数のメモリセルを直
列接続してＮＡＮＤ型のセル・ブロックを構成するＤＲ
ＡＭとその製造方法に関する。
ャパシタのメモリセルを用いたダイナミック型半導体記
憶装置（ＤＲＡＭ）に係り、特に複数のメモリセルを直
列接続してＮＡＮＤ型のセル・ブロックを構成するＤＲ
ＡＭとその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭのなかで、複数のメモリセルを
直列接続してＮＡＮＤ型のセル・ブロックを構成するも
のが知られている。４個のメモリセルを直列接続した場
合の等価回路を図１３に示す。このＤＲＡＭのセルアレ
イ方式は、ビット線とメモリセルとのコンタクトが少な
くなるため、セル面積が小さくなるという利点がある。
しかし、従来提案されているこの種のＤＲＡＭのメモリ
セル構造は、スタック型セルであり、またセル面積が小
さいため、必要なキャパシタ容量を得るためにはキャパ
シタを高く形成しなければならない。このため、図１２
(b) に示すように、Ａｌ等の最上層配線を形成するとき
の下地段差は１μm 以上にもなり、上層配線の加工が困
難であるという問題があった。
直列接続してＮＡＮＤ型のセル・ブロックを構成するも
のが知られている。４個のメモリセルを直列接続した場
合の等価回路を図１３に示す。このＤＲＡＭのセルアレ
イ方式は、ビット線とメモリセルとのコンタクトが少な
くなるため、セル面積が小さくなるという利点がある。
しかし、従来提案されているこの種のＤＲＡＭのメモリ
セル構造は、スタック型セルであり、またセル面積が小
さいため、必要なキャパシタ容量を得るためにはキャパ
シタを高く形成しなければならない。このため、図１２
(b) に示すように、Ａｌ等の最上層配線を形成するとき
の下地段差は１μm 以上にもなり、上層配線の加工が困
難であるという問題があった。
【０００３】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤ型セル・ブロックを構成するＤＲＡＭは、極めて
大きな上層配線段差があり、配線加工が困難であるとい
う問題があった。本発明は、この様な問題を解決したＤ
ＲＡＭとその製造方法を提供することを目的とする。
ＡＮＤ型セル・ブロックを構成するＤＲＡＭは、極めて
大きな上層配線段差があり、配線加工が困難であるとい
う問題があった。本発明は、この様な問題を解決したＤ
ＲＡＭとその製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、１トランジス
タ／１キャパシタにより構成されるダイナミック型メモ
リセルが複数個直列接続されてセル・ブロックを構成
し、複数個のセル・ブロックが一本のデータ線に接続さ
れてメモリセルアレイを構成するＤＲＡＭであって、メ
モリセルのキャパシタの少なくとも一部がトレンチ内に
形成されていることを特徴とする。
タ／１キャパシタにより構成されるダイナミック型メモ
リセルが複数個直列接続されてセル・ブロックを構成
し、複数個のセル・ブロックが一本のデータ線に接続さ
れてメモリセルアレイを構成するＤＲＡＭであって、メ
モリセルのキャパシタの少なくとも一部がトレンチ内に
形成されていることを特徴とする。
【０００５】より具体的に本発明のＤＲＡＭを説明すれ
ば、半導体基板に幅の狭い部分とこれより幅の広いキャ
パシタ形成部が交互に配列された状態で複数本の溝が形
成され、この溝の内部に絶縁膜を介して第１層導体膜に
よりプレート電極が埋込み形成される。プレート電極
は、溝の幅の狭い部分は全面に、キャパシタ部はトレン
チを残して埋込み形成される。キャパシタ部のトレンチ
内にはキャパシタ絶縁膜を介して埋め込まれてプレート
電極に対向する第２層導体膜からなる蓄積ノード電極が
設けられる。そして溝に挟まれた領域の半導体基板表面
には、セル・ブロック内で隣接するもの同志でソース，
ドレイン拡散層を共有して複数個のＭＯＳトランジスタ
が配列形成される。各ＭＯＳトランジスタのゲート電極
は第３層導体膜により形成されて溝と交差する方向に連
続してワード線となる。またトレンチに埋め込まれたキ
ャパシタの蓄積ノード電極とＭＯＳトランジスタのソー
ス，ドレイン拡散層を接続する第４層導体膜による接続
電極が設けられる。ビット線は溝と平行して配設されて
セル・ブロック端部のＭＯＳトランジスタのドレイン拡
散層に接続される。
ば、半導体基板に幅の狭い部分とこれより幅の広いキャ
パシタ形成部が交互に配列された状態で複数本の溝が形
成され、この溝の内部に絶縁膜を介して第１層導体膜に
よりプレート電極が埋込み形成される。プレート電極
は、溝の幅の狭い部分は全面に、キャパシタ部はトレン
チを残して埋込み形成される。キャパシタ部のトレンチ
内にはキャパシタ絶縁膜を介して埋め込まれてプレート
電極に対向する第２層導体膜からなる蓄積ノード電極が
設けられる。そして溝に挟まれた領域の半導体基板表面
には、セル・ブロック内で隣接するもの同志でソース，
ドレイン拡散層を共有して複数個のＭＯＳトランジスタ
が配列形成される。各ＭＯＳトランジスタのゲート電極
は第３層導体膜により形成されて溝と交差する方向に連
続してワード線となる。またトレンチに埋め込まれたキ
ャパシタの蓄積ノード電極とＭＯＳトランジスタのソー
ス，ドレイン拡散層を接続する第４層導体膜による接続
電極が設けられる。ビット線は溝と平行して配設されて
セル・ブロック端部のＭＯＳトランジスタのドレイン拡
散層に接続される。
【０００６】本発明のＤＲＡＭの製造方法は、半導体基
板に幅の狭い部分とこれより幅の広いキャパシタ形成部
が交互に配列された状態で複数本の溝を形成し、この溝
の内部に絶縁膜を介して第１層導体膜によりプレート電
極を埋込み形成する。プレート電極は、溝の幅の狭い部
分は全面に、幅の広いキャパシタ部はトレンチを残して
埋込み形成される。次にキャパシタ部のトレンチ内にキ
ャパシタ絶縁膜を介してプレート電極に対向する第２層
導体膜からなる蓄積ノード電極を埋込み形成する。その
後溝に挟まれた領域の半導体基板表面に、セル・ブロッ
ク内で隣接するもの同志でソース，ドレイン拡散層を共
有する形で複数個のＭＯＳトランジスタを配列形成す
る。各ＭＯＳトランジスタのゲート電極は第３層導体膜
により形成し、これが溝と交差する方向に連続してワー
ド線となる。ついでトレンチに埋め込まれたキャパシタ
の蓄積ノード電極とＭＯＳトランジスタのソース，ドレ
イン拡散層を接続する第４層導体膜による接続電極を形
成する。その後溝と平行して配設されてセル・ブロック
端部のＭＯＳトランジスタのドレイン拡散層に接続され
るビット線を形成する。
板に幅の狭い部分とこれより幅の広いキャパシタ形成部
が交互に配列された状態で複数本の溝を形成し、この溝
の内部に絶縁膜を介して第１層導体膜によりプレート電
極を埋込み形成する。プレート電極は、溝の幅の狭い部
分は全面に、幅の広いキャパシタ部はトレンチを残して
埋込み形成される。次にキャパシタ部のトレンチ内にキ
ャパシタ絶縁膜を介してプレート電極に対向する第２層
導体膜からなる蓄積ノード電極を埋込み形成する。その
後溝に挟まれた領域の半導体基板表面に、セル・ブロッ
ク内で隣接するもの同志でソース，ドレイン拡散層を共
有する形で複数個のＭＯＳトランジスタを配列形成す
る。各ＭＯＳトランジスタのゲート電極は第３層導体膜
により形成し、これが溝と交差する方向に連続してワー
ド線となる。ついでトレンチに埋め込まれたキャパシタ
の蓄積ノード電極とＭＯＳトランジスタのソース，ドレ
イン拡散層を接続する第４層導体膜による接続電極を形
成する。その後溝と平行して配設されてセル・ブロック
端部のＭＯＳトランジスタのドレイン拡散層に接続され
るビット線を形成する。
【０００７】
【作用】本発明のＮＡＮＤ型ＤＲＡＭでは、キャパシタ
部にトレンチ構造を採用することにより、上層配線の段
差が低減され、加工性能が向上する。
部にトレンチ構造を採用することにより、上層配線の段
差が低減され、加工性能が向上する。
【０００８】また本発明の方法によると、半導体基板に
最初に加工する溝を幅の狭い部分と幅の広い部分がある
形状とすることによって、ここにプレート電極を埋込み
形成すると同時に、各キャパシタ領域のトレンチが自動
的に形成される。そしてこのトレンチに蓄積ノード電極
を埋込み形成した後、溝で挟まれた領域の基板表面に、
セル・ブロック内で隣接するもの同志でソース，ドレイ
ンを共用する形でＭＯＳトランジスタを形成することに
より、簡単な工程でセルサイズの小さいＮＡＮＤ型のＤ
ＲＡＭセルアレイを実現することができる。
最初に加工する溝を幅の狭い部分と幅の広い部分がある
形状とすることによって、ここにプレート電極を埋込み
形成すると同時に、各キャパシタ領域のトレンチが自動
的に形成される。そしてこのトレンチに蓄積ノード電極
を埋込み形成した後、溝で挟まれた領域の基板表面に、
セル・ブロック内で隣接するもの同志でソース，ドレイ
ンを共用する形でＭＯＳトランジスタを形成することに
より、簡単な工程でセルサイズの小さいＮＡＮＤ型のＤ
ＲＡＭセルアレイを実現することができる。
【０００９】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１０】図１は、本発明の一実施例に係るＤＲＡＭ
セルアレイの平面図であり、図２(a) (b) はそのＡ―
Ａ′およびＢ−Ｂ′断面、図３(a) (b) は同じくＣ−
Ｃ′断面およびＤ−Ｄ′断面である。この実施例では、
１トランジスタ／１キャパシタのメモリセル４個でＮＡ
ＮＤ型セル・ブロックを構成した場合を示している。
セルアレイの平面図であり、図２(a) (b) はそのＡ―
Ａ′およびＢ−Ｂ′断面、図３(a) (b) は同じくＣ−
Ｃ′断面およびＤ−Ｄ′断面である。この実施例では、
１トランジスタ／１キャパシタのメモリセル４個でＮＡ
ＮＤ型セル・ブロックを構成した場合を示している。
【００１１】ｐ型シリコン基板１には、複数本の溝２が
形成されている。溝２は、幅の狭い部分と幅の広い部分
が交互に配置された状態で一方向に連続して形成されて
いる。この溝２には、図３から明らかなように、内壁に
酸化膜３が形成された状態で第１層多結晶シリコン膜に
よるプレート電極４が埋込み形成されている。プレート
電極４は、溝２の幅の狭い部分では隙間のない状態で溝
２の途中まで埋め込まれ（図３(b) 参照）、幅の広い部
分すなわちキャパシタ領域ではトレンチ５が形成された
状態で溝側壁に沿って埋め込まれている（図３(a) 参
照）。
形成されている。溝２は、幅の狭い部分と幅の広い部分
が交互に配置された状態で一方向に連続して形成されて
いる。この溝２には、図３から明らかなように、内壁に
酸化膜３が形成された状態で第１層多結晶シリコン膜に
よるプレート電極４が埋込み形成されている。プレート
電極４は、溝２の幅の狭い部分では隙間のない状態で溝
２の途中まで埋め込まれ（図３(b) 参照）、幅の広い部
分すなわちキャパシタ領域ではトレンチ５が形成された
状態で溝側壁に沿って埋め込まれている（図３(a) 参
照）。
【００１２】プレート電極４の埋込みにより形成された
各キャパシタ領域のトレンチ５の内部には、その内壁に
キャパシタ絶縁膜６が形成されて、第２層多結晶シリコ
ン膜による蓄積ノード電極７が埋込み形成されている。
この蓄積ノード電極７の埋込みにより基板面はほぼ平坦
になる。プレート電極４が埋込み形成された溝２はセル
・ブロック間の分離領域となり、その中に飛び飛び蓄積
ノード電極７が埋め込まれた状態になる。
各キャパシタ領域のトレンチ５の内部には、その内壁に
キャパシタ絶縁膜６が形成されて、第２層多結晶シリコ
ン膜による蓄積ノード電極７が埋込み形成されている。
この蓄積ノード電極７の埋込みにより基板面はほぼ平坦
になる。プレート電極４が埋込み形成された溝２はセル
・ブロック間の分離領域となり、その中に飛び飛び蓄積
ノード電極７が埋め込まれた状態になる。
【００１３】こうして形成された素子分離とトレンチ構
造の各キャパシタ部に隣接して、各溝２に挟まれた領域
の基板面に、ゲート電極８，ソース，ドレイン拡散層９
からなるＭＯＳトランジスタが形成されている。ゲート
電極８は第３層多結晶シリコン膜により形成されて溝２
と交差する方向に連続して配設され、これがワード線Ｗ
Ｌとなる。ソース，ドレイン拡散層９は、セル・ブロッ
ク内では隣接するもの同志で共用されて、ＮＡＮＤ型セ
ル・ブロックが構成されている。
造の各キャパシタ部に隣接して、各溝２に挟まれた領域
の基板面に、ゲート電極８，ソース，ドレイン拡散層９
からなるＭＯＳトランジスタが形成されている。ゲート
電極８は第３層多結晶シリコン膜により形成されて溝２
と交差する方向に連続して配設され、これがワード線Ｗ
Ｌとなる。ソース，ドレイン拡散層９は、セル・ブロッ
ク内では隣接するもの同志で共用されて、ＮＡＮＤ型セ
ル・ブロックが構成されている。
【００１４】ＭＯＳトランジスタのゲート電極８の外周
はシリコン窒化膜１０で覆われている。そしてゲート電
極８の間隙部で、メモリセルを構成するキャパシタとＭ
ＯＳトランジスタの間に、蓄積ノード電極７とＭＯＳト
ランジスタ拡散層９を接続する第４層多結晶シリコン膜
による接続電極１１が設けられている。キャパシタ，Ｍ
ＯＳトランジスタおよびそれらの端子間を接続する接続
電極１１が形成された基板面は、層間絶縁膜１２で覆わ
れ、この上にビット線１３が配設されている。ビット線
１３は、層間絶縁膜１２に開けられたコンタクト孔を介
して、セル・ブロック端部のＭＯＳトランジスタのドレ
イン拡散層９に接続されて、溝２と平行して走るように
配設されている。
はシリコン窒化膜１０で覆われている。そしてゲート電
極８の間隙部で、メモリセルを構成するキャパシタとＭ
ＯＳトランジスタの間に、蓄積ノード電極７とＭＯＳト
ランジスタ拡散層９を接続する第４層多結晶シリコン膜
による接続電極１１が設けられている。キャパシタ，Ｍ
ＯＳトランジスタおよびそれらの端子間を接続する接続
電極１１が形成された基板面は、層間絶縁膜１２で覆わ
れ、この上にビット線１３が配設されている。ビット線
１３は、層間絶縁膜１２に開けられたコンタクト孔を介
して、セル・ブロック端部のＭＯＳトランジスタのドレ
イン拡散層９に接続されて、溝２と平行して走るように
配設されている。
【００１５】次にこの実施例のＤＲＡＭの製造工程を、
図４以下を参照して具体的に説明する。図４および図５
は、Ａ―Ａ′断面での工程図であり、図６〜図８がＢ−
Ｂ′断面での工程図であり、図９〜図１１がＣ−Ｃ′お
よびＤ−Ｄ′断面での工程図である。
図４以下を参照して具体的に説明する。図４および図５
は、Ａ―Ａ′断面での工程図であり、図６〜図８がＢ−
Ｂ′断面での工程図であり、図９〜図１１がＣ−Ｃ′お
よびＤ−Ｄ′断面での工程図である。
【００１６】まずｐ型シリコン基板１に、熱酸化による
シリコン酸化膜２１，ＣＶＤによりシリコン窒化膜２２
およびシリコン酸化膜２３の積層膜を形成する。そして
リソグラフィと反応性イオンエッチングによりこの積層
膜をパターンニングして溝加工用マスクを形成し、この
マスクを用いて反応性イオンエッチングにより基板に溝
２を形成する。その後溝２の内壁には熱酸化によりシリ
コン酸化膜３を形成する（図４(a) ，図６(a) ，図９
(a) ）。
シリコン酸化膜２１，ＣＶＤによりシリコン窒化膜２２
およびシリコン酸化膜２３の積層膜を形成する。そして
リソグラフィと反応性イオンエッチングによりこの積層
膜をパターンニングして溝加工用マスクを形成し、この
マスクを用いて反応性イオンエッチングにより基板に溝
２を形成する。その後溝２の内壁には熱酸化によりシリ
コン酸化膜３を形成する（図４(a) ，図６(a) ，図９
(a) ）。
【００１７】次に全面に第１層多結晶シリコン膜４0 を
堆積し、フォトレジストを塗布して全面露光して、溝２
内にだけフォトレジスト２４を残す（図６(b) ，図９
(b) ）。第１層多結晶シリコン膜４0 は、その膜厚を選
ぶことにより、図６(b) ，図９(b) に示すように、溝２
のうち幅の狭い部分には基板面より下の部分がほぼ隙間
のない状態で埋め込まれ、幅の広いキャパシタ形成領域
にはトレンチ５が形成された状態で溝側壁に沿って埋め
込まれる。そして反応性イオンエッチング等によりフォ
トレジスト２４および第１層多結晶シリコン膜４0 をエ
ッチバックして、第１層多結晶シリコン膜４0 が溝２の
途中まで埋め込まれた状態で、溝２に沿って連続するプ
レート電極４を形成する（図７(a) ，図１０(a) ）。
堆積し、フォトレジストを塗布して全面露光して、溝２
内にだけフォトレジスト２４を残す（図６(b) ，図９
(b) ）。第１層多結晶シリコン膜４0 は、その膜厚を選
ぶことにより、図６(b) ，図９(b) に示すように、溝２
のうち幅の狭い部分には基板面より下の部分がほぼ隙間
のない状態で埋め込まれ、幅の広いキャパシタ形成領域
にはトレンチ５が形成された状態で溝側壁に沿って埋め
込まれる。そして反応性イオンエッチング等によりフォ
トレジスト２４および第１層多結晶シリコン膜４0 をエ
ッチバックして、第１層多結晶シリコン膜４0 が溝２の
途中まで埋め込まれた状態で、溝２に沿って連続するプ
レート電極４を形成する（図７(a) ，図１０(a) ）。
【００１８】次にキャパシタ絶縁膜６（例えば、シリコ
ン窒化膜／シリコン酸化膜の積層膜で酸化膜換算で５n
m）を全面形成した後、第２層多結晶シリコン膜を堆積
し、プレート電極形成と同様の手法でこれを溝の途中ま
で埋込み、さらにリソグラフィと反応性イオンエッチン
グでパターニングして各キャパシタ領域のみに蓄積ノー
ド電極７として残す（図７(b) ，図１０(b) ）。
ン窒化膜／シリコン酸化膜の積層膜で酸化膜換算で５n
m）を全面形成した後、第２層多結晶シリコン膜を堆積
し、プレート電極形成と同様の手法でこれを溝の途中ま
で埋込み、さらにリソグラフィと反応性イオンエッチン
グでパターニングして各キャパシタ領域のみに蓄積ノー
ド電極７として残す（図７(b) ，図１０(b) ）。
【００１９】次に絶縁膜としてたとえばＣＶＤシリコン
酸化膜２４を堆積し、これをエッチバックして溝内に埋
込んだ後、溝形成用マスクとして用いた積層絶縁膜２
１，２２，２３を剥離する。そしてゲート絶縁膜を形成
した後、第３層多結晶シリコン膜によりワード線となる
ゲート電極８をパターン形成し、イオン注入を行ってソ
ース，ドレイン拡散層９を形成する。ゲート電極８はこ
の実施例では、第３層多結晶シリコン膜上に絶縁膜とし
てシリコン窒化膜１０1 を積層した状態でこれらをリソ
グラフィと反応性イオンエッチングによりパターン形成
している。続いてシリコン窒化膜１０2 を堆積してこれ
を反応性イオンエッチングによりエッチングしてゲート
電極側壁に残す。こうしてゲート電極８がその外周をシ
リコン窒化膜１０で覆われた状態でパターン形成される
（図４(b) ，図８(a) ，図１１（ａ））。
酸化膜２４を堆積し、これをエッチバックして溝内に埋
込んだ後、溝形成用マスクとして用いた積層絶縁膜２
１，２２，２３を剥離する。そしてゲート絶縁膜を形成
した後、第３層多結晶シリコン膜によりワード線となる
ゲート電極８をパターン形成し、イオン注入を行ってソ
ース，ドレイン拡散層９を形成する。ゲート電極８はこ
の実施例では、第３層多結晶シリコン膜上に絶縁膜とし
てシリコン窒化膜１０1 を積層した状態でこれらをリソ
グラフィと反応性イオンエッチングによりパターン形成
している。続いてシリコン窒化膜１０2 を堆積してこれ
を反応性イオンエッチングによりエッチングしてゲート
電極側壁に残す。こうしてゲート電極８がその外周をシ
リコン窒化膜１０で覆われた状態でパターン形成される
（図４(b) ，図８(a) ，図１１（ａ））。
【００２０】その後層間絶縁膜として例えばＣＶＤシリ
コン酸化膜２６を堆積形成し、これにリソグラフィと反
応性イオンエッチングにより蓄積ノード電極コンタクト
を形成した後、第４層多結晶シリコン膜の堆積とパター
ニングにより、蓄積ノード電極８と拡散層９を接続する
接続電極１１を形成する（図８（ｂ） ，図１１(b)
）。このときゲート電極８は、シリコン窒化膜１０に
より外周が覆われているから、接続電極１１のコンタク
トが大きくても、接続電極１１との短絡は確実に防止さ
れる。
コン酸化膜２６を堆積形成し、これにリソグラフィと反
応性イオンエッチングにより蓄積ノード電極コンタクト
を形成した後、第４層多結晶シリコン膜の堆積とパター
ニングにより、蓄積ノード電極８と拡散層９を接続する
接続電極１１を形成する（図８（ｂ） ，図１１(b)
）。このときゲート電極８は、シリコン窒化膜１０に
より外周が覆われているから、接続電極１１のコンタク
トが大きくても、接続電極１１との短絡は確実に防止さ
れる。
【００２１】その後、層間絶縁膜１２として例えばＣＶ
Ｄシリコン酸化膜を堆積形成し、リソグラフィと反応性
イオンエッチングによりビット線コンタクトを開けて、
例えばＡｌ膜によりビット線１３を形成する（図２，図
３）。最後に例えば第２層Ａｌ膜を用いて最上層配線を
形成して、完成する。
Ｄシリコン酸化膜を堆積形成し、リソグラフィと反応性
イオンエッチングによりビット線コンタクトを開けて、
例えばＡｌ膜によりビット線１３を形成する（図２，図
３）。最後に例えば第２層Ａｌ膜を用いて最上層配線を
形成して、完成する。
【００２２】図１２(a) (b) は、本実施例の構造と従来
の構造での上層配線の段差を比較して示している。従来
のスタックト・キャパシタを利用したＮＡＮＤ型ＤＲＡ
Ｍでは、小さいセル面積で大きいキャパシタ容量を確保
するために、キャパシタ部の高さが図のように高くな
り、その結果として上層配線の段差が大きくなる。これ
に対して本発明では、トレンチ・キャパシタ構造を利用
することにより、上層配線の段差は小さくなる。したが
って配線加工は容易である。
の構造での上層配線の段差を比較して示している。従来
のスタックト・キャパシタを利用したＮＡＮＤ型ＤＲＡ
Ｍでは、小さいセル面積で大きいキャパシタ容量を確保
するために、キャパシタ部の高さが図のように高くな
り、その結果として上層配線の段差が大きくなる。これ
に対して本発明では、トレンチ・キャパシタ構造を利用
することにより、上層配線の段差は小さくなる。したが
って配線加工は容易である。
【００２３】また本実施例の方法では、キャパシタのト
レンチ領域が素子領域に対して自己整合されて形成さ
れ、またキャパシタを形成すると自動的に素子分離が行
われるので、工程は簡単である。蓄積ノード電極とＭＯ
Ｓトランジスタの拡散層を接続する接続電極は、狭いゲ
ート電極間においてゲート電極と自己整合されて形成さ
れる。以上により、セルサイズの小さい高集積ＤＲＡＭ
を得ることができる。
レンチ領域が素子領域に対して自己整合されて形成さ
れ、またキャパシタを形成すると自動的に素子分離が行
われるので、工程は簡単である。蓄積ノード電極とＭＯ
Ｓトランジスタの拡散層を接続する接続電極は、狭いゲ
ート電極間においてゲート電極と自己整合されて形成さ
れる。以上により、セルサイズの小さい高集積ＤＲＡＭ
を得ることができる。
【００２４】本発明は上記実施例に限られるものではな
い。例えば、実施例では４層の多結晶シリコン膜を用い
ているが、その一部或いは全部にシリサイドや金属を用
いることができる。またキャパシタ絶縁膜として、シリ
コン酸化膜のみを用いても良いし、誘電率の高い他の材
料Ｔａ2 Ｏ5 ，ＨｆＯ2 等を用いることも有用である。
図１に示すレイアウト形状も、種々変形することが可能
である。
い。例えば、実施例では４層の多結晶シリコン膜を用い
ているが、その一部或いは全部にシリサイドや金属を用
いることができる。またキャパシタ絶縁膜として、シリ
コン酸化膜のみを用いても良いし、誘電率の高い他の材
料Ｔａ2 Ｏ5 ，ＨｆＯ2 等を用いることも有用である。
図１に示すレイアウト形状も、種々変形することが可能
である。
【００２５】
【発明の効果】以上述べたように本発明によれば、上層
配線段差が小さく、加工性に優れた高集積のＮＡＮＤ型
のＤＲＡＭを実現することができる。
配線段差が小さく、加工性に優れた高集積のＮＡＮＤ型
のＤＲＡＭを実現することができる。
【図１】本発明の一実施例のＤＲＡＭセルアレイの平面
図。
図。
【図２】図１のＡ―Ａ′およびＢ−Ｂ′断面図。
【図３】図１のＣ−Ｃ′およびＤ−Ｄ′断面図。
【図４】実施例のＡ―Ａ′断面の製造工程図。
【図５】同じくＡ―Ａ′断面の製造工程図。
【図６】実施例のＢ−Ｂ′断面の製造工程図。
【図７】同じくＢ−Ｂ′断面の製造工程図。
【図８】同じくＢ−Ｂ′断面の製造工程図。
【図９】実施例のＣ−Ｃ′およびＤ−Ｄ′断面の製造工
程図。
程図。
【図１０】同じくＣ−Ｃ′およびＤ−Ｄ′断面の製造工
程図。
程図。
【図１１】同じくＣ−Ｃ′およびＤ−Ｄ′断面の製造工
程図。
程図。
【図１２】実施例の構造と従来例の構造を比較して示す
図。
図。
【図１３】ＮＡＮＤ型セルアレイの等価回路図。
１…ｐ型シリコン基板、 ２…溝、 ３…酸化膜、 ４…プレート電極（第１層多結晶シリコン膜）、 ５…トレンチ、 ６…キャパシタ絶縁膜、 ７…蓄積ノード電極（第２層多結晶シリコン膜）、 ８…ゲート電極（第３層多結晶シリコン膜）、 ９…ソース，ドレイン拡散層、 １０…シリコン窒化膜、 １１…接続電極（第４層多結晶シリコン膜）。 １２…層間絶縁膜、 １３…ビット線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八木下 淳史 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平１−194457（ＪＰ，Ａ) 特開 昭61−56449（ＪＰ，Ａ) 特開 平５−114710（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108
Claims (3)
- 【請求項１】１トランジスタ／１キャパシタにより構成
されるダイナミック型メモリセルが複数個直列接続され
てセル・ブロックを構成し、複数個のセル・ブロックが
一本のデータ線に接続されてメモリセルアレイを構成す
る半導体記憶装置において、前記メモリセルのキャパシ
タの少なくとも一部がトレンチ内に形成されていること
を特徴とする半導体記憶装置。 - 【請求項２】１トランジスタ／１キャパシタにより構成
されるダイナミック型メモリセルが複数個直列接続され
てセル・ブロックを構成し、複数個のセル・ブロックが
一本のデータ線に接続されてメモリセルアレイを構成す
る半導体記憶装置であって、 半導体基板と、 前記半導体基板に幅の狭い部分とこれより幅の広いキャ
パシタ形成部が交互に配列された状態で形成された複数
本の溝と、 前記溝の内部に絶縁膜を介して第１層導体膜が、幅の狭
い部分は全面に、キャパシタ部はトレンチを残して埋込
み形成されて構成されたプレート電極と、 前記キャパシタ部のトレンチ内にキャパシタ絶縁膜を介
して前記プレート電極に対向する第２層導体膜が埋込み
形成されて構成された蓄積ノード電極と、 前記溝に挟まれた領域の半導体基板表面に、セル・ブロ
ック内で隣接するもの同志でソース，ドレイン拡散層を
共有して複数個配列形成され、第３層導体膜によるゲー
ト電極が溝と交差する方向に連続してワード線となるＭ
ＯＳトランジスタと、 前記キャパシタの蓄積ノード電極とＭＯＳトランジスタ
のソース，ドレイン拡散層を接続する第４層導体膜によ
り形成された接続電極と、 前記溝と平行して配設されて前記セル・ブロック端部の
ＭＯＳトランジスタのドレイン拡散層に接続されたビッ
ト線と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項３】１トランジスタ／１キャパシタにより構成
されるダイナミック型メモリセルが複数個直列接続され
てセル・ブロックを構成し、複数個のセル・ブロックが
一本のデータ線に接続されてメモリセルアレイを構成す
る半導体記憶装置の製造方法であって、 半導体基板に、幅の狭い部分とこれより幅の広いキャパ
シタ形成部が交互に配列された状態で複数本の溝を形成
する工程と、 前記溝の内壁に絶縁膜を形成した後第１層導体膜を堆積
し、これを溝の幅の狭い部分は全面に、キャパシタ部は
トレンチを残して埋込んでプレート電極を形成する工程
と、 前記キャパシタ部のトレンチ内壁にキャパシタ絶縁膜を
形成した後第２層導体膜を堆積し、これをトレンチ内に
埋め込んで前記プレート電極に対向する蓄積ノード電極
を形成する工程と、 前記溝に挟まれた領域の半導体基板表面に、セル・ブロ
ック内で隣接するもの同志でソース，ドレイン拡散層を
共有して複数個配列形成され、第３層導体膜によるゲー
ト電極が溝と交差する方向に連続してワード線となるＭ
ＯＳトランジスタを形成する工程と、 第４層導体膜を堆積して前記キャパシタの蓄積ノード電
極とＭＯＳトランジスタのソース，ドレイン拡散層を接
続する接続電極を形成する工程と、 前記溝と平行して配設されて前記セル・ブロック端部の
ＭＯＳトランジスタのドレイン拡散層に接続されるビッ
ト線を形成する工程と、 を備えたことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04012067A JP3137401B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04012067A JP3137401B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206406A JPH05206406A (ja) | 1993-08-13 |
| JP3137401B2 true JP3137401B2 (ja) | 2001-02-19 |
Family
ID=11795260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04012067A Expired - Fee Related JP3137401B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137401B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7905119B2 (en) | 2007-08-31 | 2011-03-15 | Whirlpool Corporation | Fabric treatment appliance with steam generator having a variable thermal output |
-
1992
- 1992-01-27 JP JP04012067A patent/JP3137401B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7905119B2 (en) | 2007-08-31 | 2011-03-15 | Whirlpool Corporation | Fabric treatment appliance with steam generator having a variable thermal output |
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| Publication number | Publication date |
|---|---|
| JPH05206406A (ja) | 1993-08-13 |
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