JPH01175756A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体装置、特に、ＤＲＡＭの構造とその製造方法に関
し、 セルサイズを小さくすると共にコンタクト孔における段
差を小さくすることを目的とし、半導体基板上に第１の
絶縁層および第１の導電層をデポジションし、該第１の
導電層を所定の形状にパターニングした後、該第１の導
電層と自己整合的に前記半導体基板と逆導電型の拡散領
域を形成する工程と、第２の絶縁層をデポジションし、
第１の所定の位置において前記半導体基板の表面が露出
するように該第２の絶縁層および第１の絶縁層を除去す
る工程と、第２の導電層および第３の絶縁層をデポジシ
ョンし、第２の所定の位置において前記半導体基板の表
面が露出するように該第３の絶縁層、第２の導電層、第
２の絶縁層および第１の絶縁層を同時に除去する工程と
、第４の絶縁層をデポジションし、該第４の絶縁層を前
記第２の所定の位置において前記半導体基板の表面が露
出するように且つ前記第２の導電層の側壁に対応する領
域が残るように除去する工程と、第３の導電層をデポジ
ションして所定の形状にパターニングし、該第３の導電
層上に誘電層を形成した後、第４の導電層をデポジショ
ンする工程と、を具備するように構成する。

〔産業上の利用分野〕

本発明は、半導体装置およびその製造方法に関し、特に
、ダイナミック型の随時書込み・読出し可能なメモリ（
Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍ
ｏｒｙＨＤＲＡＭ）の構造とその製造方法に関する。

〔従来の技術〕

第４図には従来形の一例としてのＤＲＡＭにおけるセル
構造が断面的に示される。

同図において、４０はｐ型半導体基板、４１ａはゲート
絶縁層、４１ｂはフィールド絶縁層、４２ａは自己セル
のゲート電極（ワード線）を構成する導電層、４２ｂは
隣接セルのゲート電極（ワード線）を構成する導電層、
４３はソースまたはドレインを構成するｎ゛型拡散領域
、４４は眉間絶縁層、４５はキャパシタの一方の電極（
蓄積電極）を構成する導電層、４６はキャパシタの誘電
層、４７はキャパシタの他方の電極（対向電極）を構成
する導電層、４８は眉間絶縁層、４９はビット線を構成
する導電層、をそれぞれ表す。

第４図のセル構造によれば、ビット線４９は蓄積電極４
５を形成した後の段階で形成されるようになっており、
しかもビット線用コンタクト領域（ビット線４９を半導
体基板上のｎ゛型拡散領域４３と接触させるための領域
）を充分に確保する必要性から蓄積電極の面積はその分
だけ小さくなるという不都合が生じる。これは、キャパ
シタの容量がその分だけ小さくなることを意味し、長年
月に亘って使用している間にセルリーク等が発生し得る
ことを考えるζ、ＤＲＡＭとしての動作の信頼性を低下
させるものであり、好ましいことではない。

また、蓄積電極用コンタクト領域（蓄積電極４５を半導
体基板上のｎ゛型拡散領域４３と接触させるための領域
）に対応する位置において、該蓄積電極の段差形状に起
因してビット線のパターン形成が難しいという問題もあ
る。

そこでこのような問題に対処するために、ビット線を形
成した後で蓄積電極を形成するようにしたセル構造が提
案されている。その−例は第５図（ａ）〜（ｃ）に示さ
れる。図中、（ａ）は主面（この場合にはビット線）上
のパターン平面図、（ｂ）は平面図（ａ）のＢ−Ｂ線か
ら見た断面図、（ｃ）は平面図（ａ）のＣ−Ｃ線から見
た断面図である。

第５図（ａ）　〜（ｃ）において、ｈｉ〜ｈ４はコンタ
クト孔、ａは活性頭載、５０はｐ型半導体基板、５１ａ
はゲート絶縁層、５１ｂはフィールド絶縁層、５２ａは
自己セルのゲート電極（ワード線）を構成する導電層、
５２ｂは隣接セルのゲート電極（ワード線）を構成する
導電層、５３はソースまたはドレインを構成するｎ゛型
拡散領域、５４は眉間絶縁層、５５ａ　、５５ｂはビッ
ト線を構成する導電層、５６は眉間絶縁層、５７は蓄積
電極を構成する導電層、５８はキャパシタの誘電層、５
９は対向電極を構成する導電層、をそれぞれ表す。

ところが第５図のセル構造によれば、蓄積電極５７はビ
ット線５５ａ　、５５ｂを形成した後の段階で形成され
るようになっているので、蓄積電極５７用コンタクト領
域（図示の例ではコンタクト孔ｈｚ）の形成に際しては
、同図（ａ）に示されるように、コンタクト孔ｈ２の縁
端部とビット線５５ａおよび５５ｂの各縁端部との間に
それぞれ位置合せのための余裕（位置合せマージン）ｍ
を設ける必要がある。これは、セルサイズがその分だけ
大きくなることを意味し、高集積化および高密度化とい
う観点から好ましいことではない。

従って、可能であるならばビット線に対し自己整合的に
蓄積電極用コンタクト６１域（コンタクト孔）を形成で
きれば好適である（以下この方法をセルファラインコン
タクト法と称する）。第６図（ａ）〜（ｄ）　ｇはセル
ファラインコンタクト法の一例が示される。

第６図（ａ）〜（ｄ）において６０は半導体基板、６１
は絶縁層を表し、該絶縁層６１は、第５図（ｃ）に示さ
れる眉間絶縁層５４およびフィールド絶縁層５１ｂに対
応している。同図に示されるように、この方法は、 ■絶縁層６１上にビット線を構成する導電層６２と例え
ば二酸化珪素（Ｓ１０□）からなる絶縁層６３をデポジ
ションした後、所定の形状にパターニングを行い（第６
図（ａ）参照）、 ■例えばＳｉｎｇからなる絶縁層６４（この層は蓄積電
極とビット線を絶縁するための層である）をデポジショ
ンしく第６図（ｂ）参照）、■コンタクト孔を形成した
い部分の絶縁層のみが除去され得るようにマスクとして
のレジスト６５を形成しく第６図（ｃ）参照）、そして
、■反応性イオンエツチング法（ＲＩ　Ｅ法）を用いて
垂直方向から異方性エツチングを行い、コンタクト孔（
蓄積電極用コンタク日■域）を形成する　（第６図（ｄ
）参照）、ものである。

このようにセルファラインコンタクト法を用いた場合に
は、第５図（ｃ）に示されるデバイスに比べて位置合せ
マージンｍをとる必要がない（ただし絶縁層６４の厚さ
分は存在する）ので、その分だけセルサイズを小さくす
ることができる。

〔発明が解決しようとする問題点〕

上述したセルファラインコンタクト法を用いたデバイス
においては、セルサイズの小型化という観点からは好適
であるが、第６図（ｄ）に示されるようにコンタクト孔
の部分において段差が比較的急峻になるという不都合が
生じる。この段差があまり大きいと、蓄積電極の形成（
通常はかなりの厚さ、例えば３０００人程度マグしてい
る）が難しくなり、ひいてはその後の段階における誘電
層および対向電極を構成する導電層の形成も困難になる
。

本発明は、上述した従来技術における問題点に鑑み創作
されたもので、セルサイズを小さくすると共にコンタク
ト孔における段差を小さくすることができる半導体装置
およびその製造方法を提供することを目的としている。

〔問題点を解決するための手段、および作用〕上述した
従来技術における問題点は、セルファラインコンタクト
法を用い、且つ、コンタクト孔の形成に際してビット線
を構成する導電層とその下層の絶縁層を同時に除去する
ことにより、解決され得る。

従って、本発明の１つの形態によれば、半導体基板と、
該半導体基板上に第１の絶縁層を介して形成され、所定
の形状にパターニングされた第１の導電層と、該第１の
導電層と自己整合的に前記半導体基板内に形成され、該
半導体基板と反対の導電型を有する１対の拡散領域と、
第１のコンタクト孔を介して前記拡散領域の一方に接続
されるように前記第１の導電層の上に第２の絶縁層を介
して形成された第２の導電層と、該第２の導電層の上に
第３の絶縁層を介して形成され且つ第２のコンタクト孔
を介して前記拡散領域の他方に接続されるように該第２
のコンタクト孔において該第２の導電層の側壁との間に
第４の絶縁層を介して形成され、所定の形状にパターニ
ングされた第３の導電層と、該第３の導電層の上に誘電
層を介して形成された第４の導電層と、を具備する半導
体装置が提供される。

また、本発明の他の形態によれば、半導体基板上に第１
の絶縁層および第１の導電層をデポジションし、該第１
の導電層を所定の形状にパターニングした後、該第１の
導電層と自己整合的に前記半導体基板と逆導電型の拡散
領域を形成する工程と、第２の絶縁層をデポジションし
、第１の所定の位置において前記半導体基板の表面が露
出するように該第２の絶縁層および第１の絶縁層を除去
する工程と、第２の導電層および第３の絶縁層をデポジ
ションし、第２の所定の位置において前記半導体基板の
表面が露出するように該第３の絶縁層、第２の導電層、
第２の絶縁層および第１の絶縁層を同時に除去する工程
と、第４の絶縁層をデポジションし、該第４の絶縁層を
前記第２の所定の位置において前記半導体基板の表面が
露出するように且つ前記第２の導電層の側壁に対応する
領域が残るように除去する工程と、第３の導電層をデポ
ジションして所定の形状にパターニングし、該第３の導
電層上に誘電層を形成した後、第４の導電層をデポジシ
ョンする工程と、を具備する半導体装置の製造方法が提
供される。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述する実施例を
用いて説明する。

〔実施例〕

第１図（ａ）〜（ｄ）には本発明の一実施例としてのＤ
ＲＡＭにおけるセル構造が示され、（ａ）は主面（この
場合にはビット線）上のパターン平面図、（ｂ）は平面
図（ａ）のＢ−Ｂ線から見た断面図、（ｃ）は平面図（
ａ）のＣ−Ｃ線から見た断面図、（ｄ）は等価回路図を
示す。

第１図（ａ）　〜（ｄ）において、Ｈ１〜Ｈ４はコンタ
クト孔、Ａは活性領域、ｌＯはｐ型半導体基板、１１は
ゲート絶縁層、１２はフィールド絶縁層、１３ａは自己
セルのゲート電極（ワード線）を構成する導電層、１３
ｂは隣接セルのゲート電極（ワード線）を構成する導電
層、１４はソースまたはドレインを構成するｎ゛型拡散
領域、１５は層間絶縁層、１６ａ、１６ｂはビット線を
構成する導電層、１７は眉間絶縁層、１８は絶縁層、１
９はキャパシタの蓄積電極を構成する導電層、２０はキ
ャパシタの誘電層、２１はキャパシタの対向電極を構成
する導電層、２２はパッシベーション層、２３ａ　、２
３ｂは導電層、をそれぞれ表す、なお、導電層２３ａお
よび２３ｂは、アルミニウム（ＡＩ）からなり、ワード
線１３ａおよび１３ｂ（共にポリシリコン（Ｐｏｌｙ−
Ｓｉ）からなる）の抵抗に起因する遅延を低減させるた
めに設けられており、所定の位置（同図には図示せず）
において該ワード線１３ａおよび１３ｂにそれぞれ接続
されている。

同図に示される構成において、ゲート電極１３ｂとゲー
ト絶縁層１１とビット線１６ｂに接続される側のｎ゛型
拡散領域１４　（ソース）と蓄積電極１９に接続される
側の、ｎ゛型拡散領域１４（ドレイン）とによりｎチャ
ネルトランジスタＱが構成され、また、蓄積電極１９と
誘電層２０と対向電極２１とによりキャパシタＣが構成
されることにより、１トランジスタ１キャパシタ型のＤ
ＲＡＭセルが形成されている。なお、本実施例における
ＤＲＡＭは１６Ｍ〜６４Ｍの容量を対象としている。

次に、第１図に示されるＤＲＡＭの製造方法について第
２図（ａ）〜（ｇ）および、第３図（ａ）〜（ｇ）の工
程図を参照しながら説明する。なお、第２図（ａ）　〜
輸）は第１図のＤＲＡＭのＢ−Ｂ線から見た場合の製造
工程を示し、第３図（ａ）〜（ｇ）は第１図のＤＲＡＭ
のＣ−Ｃ線から見た場合の製造工程を示す。

（１）第２図および第３図の（ａ）参照まず、ｐ型半導
体（Ｓｉ）基板１０上にゲート絶縁層１１（ＳｉＯ□、
１５０人）とフィールド絶縁層１２（Ｓｉｎｔ。

３０００〜５０００人）を熱酸化により形成する。

次いで、Ｐｏ１ｙ−５ｉ、　２０００人を化学気相成長
法（ＣＶＤ法）によりデポジションし、所定の形状にパ
ターニングしてゲート電極１３ａおよび１３ｂを形成す
る。この場合、Ｐｏ１ｙ−３ｔを２００００００人デボ
ジシランわりに、Ｐｏ１ｙ−５ｉ、　１０００人とタン
グステンシリサイド（ＷＳｉ）　、　１０００人をデポ
ジションしてもよい。

次いで、不純物のドーピング（燐（Ｐ）、１０”／　ｄ
）を熱拡散（塩化ホスホリル（ＰＯＣｈ　））によって
行うことにより、ソースおよびドレインを構成するｎ゛
型拡散領域１４を形成する。

（２）第２図および第３図の（ｂ）参照ＳｉＯ□、約１
０００人をＣＶＤ法によりデポジションして眉間絶縁層
１５を形成する０次いで、所定の位置（図示の例ではビ
ット線用コンタクト領域、すなわちコンタクト孔Ｈ，）
において半導体基板の表面が露出するように該眉間絶縁
層およびゲート絶縁層１１を除去する。

（３）第２図および第３図の（ｃ）参照Ｐｏ１ｙ−５ｉ
、　５００人およびＷＳｉ、　１５００人をＣＶＤ法に
よりデポジションしてビット線１６ａおよび１６ｂを形
成し、この後、砒素（Ａｓ）を不純物濃度１０”／ｄと
なる如≦イオン注入する。

次１．Ｎテ、Ｓｉｎｇ　、約１０００人をＣＶＤ法によ
りデポジションして眉間絶縁層１７を形成する。

（４）第２図および第３図の（ｄ）参照所定の位置（図
示の例では蓄積電極用コンタクト領域、すなわちコンタ
クト孔Ｈａ）において半導体基板の表面が露出するよう
に眉間絶縁層１７、導電層（ビット線）１６ａおよび１
６ｂ　、層間絶縁層１５およびゲート絶縁層１１を同時
に除去する。

（５）第２図および第３図の（ｅ）参照５ｉＯ１、約１
０００人をＣＶＤ法によりデポジションして絶縁層１８
を形成する。この絶縁層１８は、この後の段階で形成さ
れる蓄積電極（導体）１９とビット線（導体）１６ｂと
を電気的に絶縁するために設けられる。

（６）第２図および第３図の（ｆ）参照ＲＩＥ法を用い
て絶縁層１８を垂直方向にエツチング除去する。この場
合のエツチングレートは、上述した所定の位置（コンタ
クト孔Ｈ８）において■半導体基板の表面が露出するよ
うに、且つ、■ビット線１６ｂの側壁に対応する領域が
除去されないで残るように、設定される。

■の理由は、キャパシタ部の蓄積電極１９とトランジス
タ部のドレイン（ｎ”型拡散領域）１４との間が電気的
に確実に接続されることを保証するためであり、一方、
■の理由は、蓄積電極１９とビット線１６ｂとが電気的
に確実に絶縁されることを保証するためである。

（７）第２図および第３図の軸）参照 Ｐｏ１ｙ−５ｉ、　３０００〜４０００人をＣＶＤ法に
よりデポジションし、所定の形状にパターニングして蓄
積電極１９を形成し、この後、Ａｓを不純物濃度１０”
／ｃｄとなる如くイオン注入する。

次いで、蓄積電極１９の表面を酸化してキャパシタの誘
電層２０を形成する。

次いで、Ｐｏ１ｙ−Ｓｉ、　１５００人をＣＶＤ法によ
りデポジションして対向電極２１を形成し、この後、Ｐ
を不純物濃度１０”／　ｃｄ〜１０”／　ｃｄとなる如
くイオン注入する。

次イテ、燐ガラス（ＰＳＧ）を０．３〜０．５　ｐｒｅ
形成してバッシベ、−ジョン層２２を形成する。さらに
、Ａ１．０．５μ顛をスパッタ法によりデポジションし
、所定の形状にパターニングして導電ＪＷ２３ａおよび
２３ｂを形成する。この導電層は、前述したようにＰｏ
１ｙ−５ｔのワード線１３ａ、　１３ｂの抵抗による遅
延を低減させるために形成され、図示しない位置におい
て該ワード線１３ａ、　１３ｂにそれぞれ接続されてい
る。

上述した工程にしたがって製造された本実施例のセル構
造によれば、工程（ｄ）においてコンタクト孔Ｈ２の形
成に際し、ビット線１６ａ、１６ｂを構成する導電層と
その下層の眉間絶縁層１５を同時に除去するようにした
ので、その後の工程（ｅ）において形成される絶縁層１
８の厚さをかなり薄くしても、その後の工程（ｆ）にお
いて所望の条件、すなわち■半導体基板の表面が露出す
ること、および■ビット線１６ｂの側壁に対応する領域
が除去されないで残ること、を満足するように絶縁層１
８のエツチング除去を行うことができる。言い換えると
、絶縁層１８の厚さを薄くし得ることは、該コンタクト
孔における段差を小さくすることに寄与するものである
。

また、工程（ｄ）〜輸）において蓄積電極１９用のコン
タクト領域、すなわちコンタクト孔Ｈ２をビット線１６
ｂに対して自己整合的に形成するようにしたので、従来
形に見られたようなコンタクト孔の縁端部とビット線の
縁端部との間の位置合せマージンを設ける必要がなく、
それ故、セルサイズの大きさをその分だけ小さくするこ
とができる。

〔発明の効果〕

以上説明したように本発明の半導体装置およびその製造
方法によれば、セルファラインコンタクト法を用いるこ
とによりセルサイズの小型化を可能にする一方で、コン
タクト孔の形成に際してビット線を構成する導電層とそ
の下層の絶縁層を同時に除去することにより、コンタク
ト孔における段差を小さくすることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の一実施例としてのＤＲ
ＡＭにおけるセル構造を示す図で、（ａ）は主面上のパ
ターン平面図、（ｂ）は平面図（ａ）のＢ−Ｂ線から見
た断面図、（ｃ）は平面図（ａ）のＣ−Ｃ線から見た断
面図、（ｄ）は等価回路図、第２図（ａ）　〜（ｇ）は
第１図のＤＲＡＭのＢ−Ｂ線から見た場合の製造工程図
、 第３図（ａ）　〜軸）は第１図のＤＲＡＭのＣ−Ｃ線か
ら見た場合の製造工程図、 第４図は従来形の一例としてのＤＲＡＭにおけるセル構
造を示す断面図、 第５図（ａ）〜（ｃ）は従来形の他の例としてのＤＲＡ
Ｍにおけるセル構造を示す図で、（ａ）は主面上のパタ
ーン平面図、（ｂ）は平面図（ａ）のＢ−Ｂ線から見た
断面図、（ｃ）は平面図（ａ）のＣ−Ｃ線から見た断面
図、 第６図（ａ）〜（ｄ）は従来形のさらに他の例としての
ＤＲＡＭにおける問題点を説明するための製造工程図、 である。 （符号の説明） １０・・・（ｐ型）半導体基板、 １１・・・ゲート絶縁層（第１の絶縁層）、１２・・・
フィールド絶縁層、 １３ａ、１３ｂ・・・ゲート電極（第１の導電層）、１
４・・・ｎ゛型拡散領域、 １５・・・層間絶縁層（第２の絶縁層）、１６ａ、　１
６ｂ・・・ビット線（第２の導電層）、１７・・・層間
絶縁層（第３の絶縁層）、１８・・・絶縁層（第４の絶
縁層）、 １９・・・蓄積電極（第３の導電層）、２０・・・誘電
層、 ２１・・・対向電極（第４の導電層）、２２・・・パッ
ジベージ、ｇン層・ ２３ａ、２３ｂ　−・−ＡＩ導電層、 Ｈ１〜Ｈ４・・・コンタクト孔、 Ａ・・・活性領域。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板（１０）と、 該半導体基板上に第１の絶縁層（１１）を介して形成さ
   れ、所定の形状にパターニングされた第１の導電層（１
   ３ａ、１３ｂ）と、 該第１の導電層と自己整合的に前記半導体基板内に形成
   され、該半導体基板と反対の導電型を有する１対の拡散
   領域（１４）と、 第１のコンタクト孔（Ｈ＿１）を介して前記拡散領域の
   一方に接続されるように前記第１の導電層の上に第２の
   絶縁層（１５）を介して形成された第２の導電層（１６
   ａ、１６ｂ）と、 該第２の導電層の上に第３の絶縁層（１７）を介して形
   成され且つ第２のコンタクト孔（Ｈ＿２）を介して前記
   拡散領域の他方に接続されるように該第２のコンタクト
   孔において該第２の導電層の側壁との間に第４の絶縁層
   （１８）を介して形成され、所定の形状にパターニング
   された第３の導電層（１９）と、 該第３の導電層の上に誘電層（２０）を介して形成され
   た第４の導電層（２１）と、を具備する半導体装置。 ２、前記第４の導電層（２１）の上に形成されたパッシ
   ベーション層（２２）と、前記第１の導電層（１３ａ、
   １３ｂ）に接続されるように該パッシベーション層の上
   に形成された導電層（２３ａ、２３ｂ）と、を具備する
   特許請求の範囲第１項記載の半導体装置。 ３、半導体基板（１０）上に第１の絶縁層（１１）およ
   び第１の導電層（１３ａ、１３ｂ）をデポジションし、
   該第１の導電層を所定の形状にパターニングした後、該
   第１の導電層と自己整合的に前記半導体基板と逆導電型
   の拡散領域（１４）を形成する工程と、第２の絶縁層（
   １５）をデポジションし、第１の所定の位置（Ｈ＿１）
   において前記半導体基板の表面が露出するように該第２
   の絶縁層および第１の絶縁層を除去する工程と、 第２の導電層（１６ａ、１６ｂ）および第３の絶縁層（
   １７）をデポジションし、第２の所定の位置（Ｈ＿２）
   において前記半導体基板の表面が露出するように該第３
   の絶縁層、第２の導電層、第２の絶縁層および第１の絶
   縁層を同時に除去する工程と、第４の絶縁層（１８）を
   デポジションし、該第４の絶縁層を前記第２の所定の位
   置において前記半導体基板の表面が露出するように且つ
   前記第２の導電層の側壁に対応する領域が残るように除
   去する工程と、 第３の導電層（１９）をデポジションして所定の形状に
   パターニングし、該第３の導電層上に誘電層（２０）を
   形成した後、第４の導電層（２１）をデポジションする
   工程と、を具備する半導体装置の製造方法。 ４、前記第４の導電層（２１）の上にパッシベーション
   層（２２）を形成する工程と、前記第１の導電層（１３
   ａ、１３ｂ）に接続されるように該パッシベーション層
   の上に導電層（２３ａ、２３ｂ）を形成する工程と、を
   具備する特許請求の範囲第３項記載の半導体装置の製造
   方法。