JPH05218332A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- JPH05218332A JPH05218332A JP4212924A JP21292492A JPH05218332A JP H05218332 A JPH05218332 A JP H05218332A JP 4212924 A JP4212924 A JP 4212924A JP 21292492 A JP21292492 A JP 21292492A JP H05218332 A JPH05218332 A JP H05218332A
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- semiconductor memory
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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-
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-
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【目的】 メモリ装置の集積度および信頼度を向上させ
た半導体装置およびその製造方法を提供する。 【構成】 ビットライン３０下部に形成された平坦化さ
れた第１絶縁層２２と前記ストリッジ電極１００下部に
形成された平坦化された第２絶縁層２４を含むことを特
徴とする。 【効果】 導電形、すなわちビットラインおよびストリ
ッジ電極下部に形成される物質層の表面を平坦化するこ
とにより表面段差に対して発生するストリンガを防止
し、コンタクトホールの内部側壁に直接スペーサを形成
するか、コンタクトホールを形成し導電層間の接触現象
を防止することにより、メモリ装置の信頼性を向上させ
ただけではなく高集積化実現に有利になるようにした。
た半導体装置およびその製造方法を提供する。 【構成】 ビットライン３０下部に形成された平坦化さ
れた第１絶縁層２２と前記ストリッジ電極１００下部に
形成された平坦化された第２絶縁層２４を含むことを特
徴とする。 【効果】 導電形、すなわちビットラインおよびストリ
ッジ電極下部に形成される物質層の表面を平坦化するこ
とにより表面段差に対して発生するストリンガを防止
し、コンタクトホールの内部側壁に直接スペーサを形成
するか、コンタクトホールを形成し導電層間の接触現象
を防止することにより、メモリ装置の信頼性を向上させ
ただけではなく高集積化実現に有利になるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置およ
び製造方法に係り、特に素子の信頼性および集積度を向
上させるための半導体メモリ装置およびその製造方法に
関するものである。
び製造方法に係り、特に素子の信頼性および集積度を向
上させるための半導体メモリ装置およびその製造方法に
関するものである。
【０００２】
【従来の技術】最近、ＶＬＳＩの高集積化、高機能化の
進歩が顕著で、ＭＯＳ型ＤＲＡＭにおいては１６Ｍｂ
ＤＲＡＭが量産初期に入り、研究開発の中心は６４Ｍｂ
級およびそれ以上のＤＲＡＭに移り変わりつつある。６
４Ｍｂ級およびそれ以上のＤＲＡＭ素子において、セル
サイズは約１．５μｍ2 以下で極小になるので、各種３
次元キャパシタ構造あるいはＴａ2 Ｏ5 膜等高誘電率誘
電体膜に対する検討が推進されている。
進歩が顕著で、ＭＯＳ型ＤＲＡＭにおいては１６Ｍｂ
ＤＲＡＭが量産初期に入り、研究開発の中心は６４Ｍｂ
級およびそれ以上のＤＲＡＭに移り変わりつつある。６
４Ｍｂ級およびそれ以上のＤＲＡＭ素子において、セル
サイズは約１．５μｍ2 以下で極小になるので、各種３
次元キャパシタ構造あるいはＴａ2 Ｏ5 膜等高誘電率誘
電体膜に対する検討が推進されている。
【０００３】高集積化が進展するほどセルサイズは小さ
くなり、セルサイズの縮小はセルを構成する導電層相互
間の間隔を狭めることにより可能になる。高集積化は、
ＤＲＡＭの場合、デザインルールにより最小特徴サイズ
でレイアウトされたゲート電極等の間の間隔が、ビット
ラインをドレーン領域に接触させるためのコンタクトホ
ールや、ストリッジ電極をソース領域に接触させるため
のコンタクトホールの最小特徴サイズと同じか一層小さ
くなる現象を誘発するので素子の信頼性に悪影響を及ぼ
す。
くなり、セルサイズの縮小はセルを構成する導電層相互
間の間隔を狭めることにより可能になる。高集積化は、
ＤＲＡＭの場合、デザインルールにより最小特徴サイズ
でレイアウトされたゲート電極等の間の間隔が、ビット
ラインをドレーン領域に接触させるためのコンタクトホ
ールや、ストリッジ電極をソース領域に接触させるため
のコンタクトホールの最小特徴サイズと同じか一層小さ
くなる現象を誘発するので素子の信頼性に悪影響を及ぼ
す。
【０００４】図１は従来技術および本発明による半導体
メモリ装置の製造方法を説明するための簡略なレイアウ
ト図で、傾いた四角形の形で形成され短い破線で限定さ
れた領域は半導体基板を活性領域および非活性領域に区
分するためのフィールド酸化膜形成のためのマスクパタ
ーンＰ１であり、基板全体にかけて上下に長い長方形で
示され実線で限定された領域はゲート電極およびワード
ライン形成のためのマスクパターンＰ２であり、中央部
に位置して内部に２本の斜線が描かれた正方形で示され
実線で限定された領域はビットラインをトランジスタの
ドレーン領域に接触させるためのコンタクトホール形成
のためのマスクパターンＰ３であり、前記マスクパター
ンＰ３と多くの小さい丸印を含み左右に長い長方形で示
され一点鎖線で限定された領域はビットライン形成のた
めのマスクパターンＰ４であり、前記マスクパターンＰ
１の左下部分に含まれその内部に１本の斜線が描かれた
正四角形で示され実線で固定された領域はストリッジ電
極をトランジスタのソース領域に接触させるためのマス
クパターンＰ５である。
メモリ装置の製造方法を説明するための簡略なレイアウ
ト図で、傾いた四角形の形で形成され短い破線で限定さ
れた領域は半導体基板を活性領域および非活性領域に区
分するためのフィールド酸化膜形成のためのマスクパタ
ーンＰ１であり、基板全体にかけて上下に長い長方形で
示され実線で限定された領域はゲート電極およびワード
ライン形成のためのマスクパターンＰ２であり、中央部
に位置して内部に２本の斜線が描かれた正方形で示され
実線で限定された領域はビットラインをトランジスタの
ドレーン領域に接触させるためのコンタクトホール形成
のためのマスクパターンＰ３であり、前記マスクパター
ンＰ３と多くの小さい丸印を含み左右に長い長方形で示
され一点鎖線で限定された領域はビットライン形成のた
めのマスクパターンＰ４であり、前記マスクパターンＰ
１の左下部分に含まれその内部に１本の斜線が描かれた
正四角形で示され実線で固定された領域はストリッジ電
極をトランジスタのソース領域に接触させるためのマス
クパターンＰ５である。
【０００５】前記図１は大きさが最小のメモリセルを形
成するためのレイアウトを示し、デザインルールに基づ
いて最小特徴サイズでレイアウトされたものである。図
１でＩ、IIおよびIII （楕円形で表示）と表示された領
域は、前記レイアウトを基にしてメモリセルを製造した
とき、互いに異なる機能をもつので互いに接触してはい
けない導電層等が部分的に接触しうる可能性のある部分
を表示したものである。Ｉ部分はストリッジ電極とビッ
トライン、II部分はストリッジ電極とゲート電極、そし
てIII 部分はビットラインとゲート電極の接触可能性を
示す。
成するためのレイアウトを示し、デザインルールに基づ
いて最小特徴サイズでレイアウトされたものである。図
１でＩ、IIおよびIII （楕円形で表示）と表示された領
域は、前記レイアウトを基にしてメモリセルを製造した
とき、互いに異なる機能をもつので互いに接触してはい
けない導電層等が部分的に接触しうる可能性のある部分
を表示したものである。Ｉ部分はストリッジ電極とビッ
トライン、II部分はストリッジ電極とゲート電極、そし
てIII 部分はビットラインとゲート電極の接触可能性を
示す。
【０００６】図２は従来方法により製造された半導体メ
モリ装置の断面図で、前記図１のＡ−Ａ’線を切って見
たものである。前記図２で円形で表示されたＡ部分はビ
ットライン３０とゲート電極１８の接触部分を示したも
ので、図１のIII の部分を図示したものである。セルサ
イズを最小化するための方法で、前記ゲート電極間の間
隔とビットライン接触のためのコンタクトホールの横方
向の大きさを同一にレイアウトする。そのレイアウトに
基づいて製造されたメモリ装置は、コンタクトホール形
成のための食刻工程により前記ゲート電極の一側面がコ
ンタクトホール内面に露出されるので、図２Ａ部分に示
すようにゲート電極とビットラインの接触現象が発生す
る。互いに異なる機能をもつ導電層間の接触問題は図２
Ａ部分だけではなく、図１のＩ、IIおよびIII の部分に
共通的に発生するが、このような接触問題はメモリセル
等の正常な動作機能を阻害する主な要因として作用す
る。また、図２で円形で表示されたＢ部分は下部構造物
（図２ではトランジスタおよびビットライン３０）によ
り表面の段差がひどくなった部分を示したもので、スト
リッジ電極の形成のため導電物質を蒸着／食刻する工程
においてストリンガの発生確率が高いところである。前
記ストリンガは素子の信頼性を低下させる要因のうちの
１つとしてその表面の段差がひどいところほどその発生
の確率が高い。
モリ装置の断面図で、前記図１のＡ−Ａ’線を切って見
たものである。前記図２で円形で表示されたＡ部分はビ
ットライン３０とゲート電極１８の接触部分を示したも
ので、図１のIII の部分を図示したものである。セルサ
イズを最小化するための方法で、前記ゲート電極間の間
隔とビットライン接触のためのコンタクトホールの横方
向の大きさを同一にレイアウトする。そのレイアウトに
基づいて製造されたメモリ装置は、コンタクトホール形
成のための食刻工程により前記ゲート電極の一側面がコ
ンタクトホール内面に露出されるので、図２Ａ部分に示
すようにゲート電極とビットラインの接触現象が発生す
る。互いに異なる機能をもつ導電層間の接触問題は図２
Ａ部分だけではなく、図１のＩ、IIおよびIII の部分に
共通的に発生するが、このような接触問題はメモリセル
等の正常な動作機能を阻害する主な要因として作用す
る。また、図２で円形で表示されたＢ部分は下部構造物
（図２ではトランジスタおよびビットライン３０）によ
り表面の段差がひどくなった部分を示したもので、スト
リッジ電極の形成のため導電物質を蒸着／食刻する工程
においてストリンガの発生確率が高いところである。前
記ストリンガは素子の信頼性を低下させる要因のうちの
１つとしてその表面の段差がひどいところほどその発生
の確率が高い。
【０００７】前述したような従来方法により製造された
半導体メモリ装置は導電層間の接触およびストリンガ発
生等の問題点を起こすので、６４Ｍｂおよびそれ以上に
高集積されているメモリ装置には不向きである。
半導体メモリ装置は導電層間の接触およびストリンガ発
生等の問題点を起こすので、６４Ｍｂおよびそれ以上に
高集積されているメモリ装置には不向きである。
【０００８】
【発明が解決しようとする課題】本発明の目的はメモリ
装置の集積度および信頼度を増加させるための半導体メ
モリ装置を提供することにある。本発明の他の目的は前
記半導体メモリ装置を製造するにおいて適切な製造方法
を提供することにある。
装置の集積度および信頼度を増加させるための半導体メ
モリ装置を提供することにある。本発明の他の目的は前
記半導体メモリ装置を製造するにおいて適切な製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体メモリ装置は、ソース領域、ドレーン
領域およびゲート電極から構成される１つのトランジス
タ、第１コンタクトホールを通じて前記トランジスタの
ドレーン領域と接触するビットライン、および第２コン
タクトホールを通じて前記トランジスタのソース領域と
接触するストリッジ電極を含む半導体メモリ装置におい
て、前記ビットライン下部に形成され平坦化された第１
絶縁層と前記ストリッジ電極下部に形成され平坦化され
た第２絶縁層を含むことを特徴とする。
の本発明の半導体メモリ装置は、ソース領域、ドレーン
領域およびゲート電極から構成される１つのトランジス
タ、第１コンタクトホールを通じて前記トランジスタの
ドレーン領域と接触するビットライン、および第２コン
タクトホールを通じて前記トランジスタのソース領域と
接触するストリッジ電極を含む半導体メモリ装置におい
て、前記ビットライン下部に形成され平坦化された第１
絶縁層と前記ストリッジ電極下部に形成され平坦化され
た第２絶縁層を含むことを特徴とする。
【００１０】前記他の目的を達成するための半導体メモ
リ装置の製造方法は、第１実施例に対応するもので、ソ
ース領域、ドレーン領域およびゲート電極から構成され
るトランジスタが形成された半導体基板にその表面が平
坦化された第１絶縁層を形成する工程、ドレーン領域上
の前記第１絶縁層を部分的に除去することにより第１コ
ンタクトホールを形成する工程、第１コンタクトホール
を通じてドレーン領域と接触するビットラインを形成す
る工程、加工された半導体基板全面にその表面が平坦化
された第２絶縁層を形成する工程、ソース領域上の前記
第１および第２絶縁層を部分的に除去することにより第
２コンタクトホールを形成する工程、ならびに第２コン
タクトホールを通じてソース領域と接触するストリッジ
電極を形成する工程を含むことを特徴とする。
リ装置の製造方法は、第１実施例に対応するもので、ソ
ース領域、ドレーン領域およびゲート電極から構成され
るトランジスタが形成された半導体基板にその表面が平
坦化された第１絶縁層を形成する工程、ドレーン領域上
の前記第１絶縁層を部分的に除去することにより第１コ
ンタクトホールを形成する工程、第１コンタクトホール
を通じてドレーン領域と接触するビットラインを形成す
る工程、加工された半導体基板全面にその表面が平坦化
された第２絶縁層を形成する工程、ソース領域上の前記
第１および第２絶縁層を部分的に除去することにより第
２コンタクトホールを形成する工程、ならびに第２コン
タクトホールを通じてソース領域と接触するストリッジ
電極を形成する工程を含むことを特徴とする。
【００１１】本発明の前記他の目的を達成するための半
導体メモリ装置の他の製造方法は第４実施例に対応する
もので、ソース領域、ドレーン領域およびゲート電極か
ら構成されるトランジスタが形成された半導体基板にそ
の表面が平坦化された第１絶縁層を形成する工程と、ド
レーン領域およびソース領域上の前記第１絶縁層を部分
的に除去することにより第１コンタクトホールおよび第
１次第２コンタクトホールを形成する工程と、第１コン
タクトホールを通じて前記ドレーン領域と接触するビッ
トラインおよび第１次第２コンタクトホールを通じて前
記ソース領域と接触する埋没導電層を形成する工程と、
加工された半導体基板全面にその表面が平坦化された第
２絶縁層を形成する工程と、埋没導電層上の前記第２絶
縁層を部分的に除去することにより第２次第２コンタク
トホールを形成する工程、ならびに埋没導電層を媒介と
してソース領域と接触するストリッジ電極を形成する工
程を含むことを特徴とする。
導体メモリ装置の他の製造方法は第４実施例に対応する
もので、ソース領域、ドレーン領域およびゲート電極か
ら構成されるトランジスタが形成された半導体基板にそ
の表面が平坦化された第１絶縁層を形成する工程と、ド
レーン領域およびソース領域上の前記第１絶縁層を部分
的に除去することにより第１コンタクトホールおよび第
１次第２コンタクトホールを形成する工程と、第１コン
タクトホールを通じて前記ドレーン領域と接触するビッ
トラインおよび第１次第２コンタクトホールを通じて前
記ソース領域と接触する埋没導電層を形成する工程と、
加工された半導体基板全面にその表面が平坦化された第
２絶縁層を形成する工程と、埋没導電層上の前記第２絶
縁層を部分的に除去することにより第２次第２コンタク
トホールを形成する工程、ならびに埋没導電層を媒介と
してソース領域と接触するストリッジ電極を形成する工
程を含むことを特徴とする。
【００１２】
【作用】本発明による半導体装置およびその製造方法に
よると、絶縁を確実にする方法、すなわちビットライン
およびストリッジ電極下部に形成される物質層の表面を
平坦化することにより表面段差によって発生するストリ
ンガを防止し、コンタクトホールの内部側壁に直接スペ
ーサを形成するか、コンタクトホールを形成し導電層間
の接触現象を防止することによりメモリ装置の信頼性を
向上させただけではなく高集積化実現に有利になるよう
にした。
よると、絶縁を確実にする方法、すなわちビットライン
およびストリッジ電極下部に形成される物質層の表面を
平坦化することにより表面段差によって発生するストリ
ンガを防止し、コンタクトホールの内部側壁に直接スペ
ーサを形成するか、コンタクトホールを形成し導電層間
の接触現象を防止することによりメモリ装置の信頼性を
向上させただけではなく高集積化実現に有利になるよう
にした。
【００１３】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。 第１実施例 図３〜図５は本発明による半導体メモリ装置の製造方法
の第１実施例を図示した断面図である。
て説明する。 第１実施例 図３〜図５は本発明による半導体メモリ装置の製造方法
の第１実施例を図示した断面図である。
【００１４】まず図３を参照すると、図示しないビット
ラインをトランジスタのドレーン領域１６に接触させる
ための第１コンタクトホール５および前記第１コンタク
トホールの内部側壁に第１スペーサ４０を形成する工程
を図示したもので、フィールト酸化膜１２により活性領
域および非活性領域に区分された半導体基板１０の前記
活性領域にドレーン領域１６を共有し、それぞれ１つず
つのソース領域１４およびゲート電極１８を有する２個
のトランジスタ等を形成し、前記２個のトランジスタ等
を他の導電層等（以後の工程により形成される導電層）
から絶縁させるための目的で前記トランジスタが形成さ
れている半導体基板の全面に、例えばＨＴＯ（High Tem
perature Oxide）のような絶縁物質を約５００Å〜２０
００Å程度の厚さに付加し誘電体層２０を形成する。次
いで、その表面を平坦に形成できる絶縁物質、例えばＢ
ＰＳＧ（Boro-Phospho-Silicate Glass ）、ＴＥＯＳ
（Tetra-Ethyl-Ortho-Silicate）系酸化膜、Ｓｉ3 Ｎ4
（Silicon Nitride ）、ＳＯＧ（Spin-On-Glass ）およ
びＣＶＤ（Chemical Vapor Deposition ）酸化膜等のう
ちいずれか１つの物質や組み合わされた物質を約４００
℃以下の温度で約３０００Å〜５０００Å程度の厚さに
付加した後、約８００℃〜９００℃程度の温度でリフロ
ー（reflow）させることによりその表面が平坦な第１絶
縁層２２を形成し、図１のマスクパターンＰ３を利用し
前記誘電体層２０および第１絶縁層２２を部分的に食刻
することにより図示しないビットラインを前記ドレーン
領域に接触させるための第１コンタクトホール５を形成
する。本発明では前記第１絶縁層を構成する物質のうち
特にＢＰＳＧを用いる。このとき、第１コンタクトホー
ル５はその内部側壁に前記ゲート電極１８の一側面が露
出される形態で形成されるが、これは大きさが最小のセ
ル形成のためにレイアウトされた前記レイアウト（図
１）に基づいて工程を進行するからである。
ラインをトランジスタのドレーン領域１６に接触させる
ための第１コンタクトホール５および前記第１コンタク
トホールの内部側壁に第１スペーサ４０を形成する工程
を図示したもので、フィールト酸化膜１２により活性領
域および非活性領域に区分された半導体基板１０の前記
活性領域にドレーン領域１６を共有し、それぞれ１つず
つのソース領域１４およびゲート電極１８を有する２個
のトランジスタ等を形成し、前記２個のトランジスタ等
を他の導電層等（以後の工程により形成される導電層）
から絶縁させるための目的で前記トランジスタが形成さ
れている半導体基板の全面に、例えばＨＴＯ（High Tem
perature Oxide）のような絶縁物質を約５００Å〜２０
００Å程度の厚さに付加し誘電体層２０を形成する。次
いで、その表面を平坦に形成できる絶縁物質、例えばＢ
ＰＳＧ（Boro-Phospho-Silicate Glass ）、ＴＥＯＳ
（Tetra-Ethyl-Ortho-Silicate）系酸化膜、Ｓｉ3 Ｎ4
（Silicon Nitride ）、ＳＯＧ（Spin-On-Glass ）およ
びＣＶＤ（Chemical Vapor Deposition ）酸化膜等のう
ちいずれか１つの物質や組み合わされた物質を約４００
℃以下の温度で約３０００Å〜５０００Å程度の厚さに
付加した後、約８００℃〜９００℃程度の温度でリフロ
ー（reflow）させることによりその表面が平坦な第１絶
縁層２２を形成し、図１のマスクパターンＰ３を利用し
前記誘電体層２０および第１絶縁層２２を部分的に食刻
することにより図示しないビットラインを前記ドレーン
領域に接触させるための第１コンタクトホール５を形成
する。本発明では前記第１絶縁層を構成する物質のうち
特にＢＰＳＧを用いる。このとき、第１コンタクトホー
ル５はその内部側壁に前記ゲート電極１８の一側面が露
出される形態で形成されるが、これは大きさが最小のセ
ル形成のためにレイアウトされた前記レイアウト（図
１）に基づいて工程を進行するからである。
【００１５】次いで、第１コンタクトホール５が形成さ
れている半導体基板全面にスペーサ４０形成物質を付加
する。この物質は、前記第１絶縁層２２を構成する物質
と異方性食刻率が異なる絶縁物質、例えばＣＶＤ酸化
膜、窒化物系絶縁体、不純物がドープされていない多結
晶シリコン、単結晶シリコンおよびＰＥ−ＴＥＯＳ（Pl
asma Enhance Tetra-Ethyl-Ortho Silicate ）系酸化膜
等のうちいずれか１つの物質や組み合わされた物質であ
って、これを約５００Å〜２０００Å程度の厚さに付加
した後（点線で表示された表面部分）、半導体基板全面
に異方性食刻を行なって第１コンタクトホール５の内部
側壁に第１スペーサ４０を形成する。本発明では第１ス
ペーサ４０を形成する物質のうち特にＣＶＤ酸化膜を用
いる。このとき第１スペーサ４０は第１コンタクトホー
ル５の内部側壁を包む形態で形成されるので第１コンタ
クトホール５の内部側壁に露出されているゲート電極の
一側面が以後の工程により形成されるビットラインと接
触することを防止する。これは従来方法で問題になった
導電層間の接触による素子の動作阻害現象を効果的に解
決する。
れている半導体基板全面にスペーサ４０形成物質を付加
する。この物質は、前記第１絶縁層２２を構成する物質
と異方性食刻率が異なる絶縁物質、例えばＣＶＤ酸化
膜、窒化物系絶縁体、不純物がドープされていない多結
晶シリコン、単結晶シリコンおよびＰＥ−ＴＥＯＳ（Pl
asma Enhance Tetra-Ethyl-Ortho Silicate ）系酸化膜
等のうちいずれか１つの物質や組み合わされた物質であ
って、これを約５００Å〜２０００Å程度の厚さに付加
した後（点線で表示された表面部分）、半導体基板全面
に異方性食刻を行なって第１コンタクトホール５の内部
側壁に第１スペーサ４０を形成する。本発明では第１ス
ペーサ４０を形成する物質のうち特にＣＶＤ酸化膜を用
いる。このとき第１スペーサ４０は第１コンタクトホー
ル５の内部側壁を包む形態で形成されるので第１コンタ
クトホール５の内部側壁に露出されているゲート電極の
一側面が以後の工程により形成されるビットラインと接
触することを防止する。これは従来方法で問題になった
導電層間の接触による素子の動作阻害現象を効果的に解
決する。
【００１６】図４Ｂを参照すると、ビットライン３０、
第２コンタクトホール７および第２スペーサ４２を形成
する工程を図示したもので、第１スペーサ４０が形成さ
れている半導体基板全面にビットライン形成のための導
電物質、例えば前記ソース領域と同じ導電形の不純物が
ドープされた多結晶シリコン３０Ａを約５００Å程度の
厚さに前記第１コンタクトホール５を埋めるように蒸着
し珪化物３０Ｂ、例えばタングステン珪化物（ＷＳｉ）
を前記多結晶シリコン上に薄く積層した後、図１の前記
マスクパターンＰ４を利用して半導体基板全面に異方性
食刻を行なうことにより前記ビットライン３０を形成す
る。このとき、前記不純物がドープされた多結晶シリコ
ンおよびタングステン珪化物は平坦な表面を有する第１
絶縁層２２上に積層されるので下部構造物の段差により
発生していたストリンガ発生を防止することができる。
第２コンタクトホール７および第２スペーサ４２を形成
する工程を図示したもので、第１スペーサ４０が形成さ
れている半導体基板全面にビットライン形成のための導
電物質、例えば前記ソース領域と同じ導電形の不純物が
ドープされた多結晶シリコン３０Ａを約５００Å程度の
厚さに前記第１コンタクトホール５を埋めるように蒸着
し珪化物３０Ｂ、例えばタングステン珪化物（ＷＳｉ）
を前記多結晶シリコン上に薄く積層した後、図１の前記
マスクパターンＰ４を利用して半導体基板全面に異方性
食刻を行なうことにより前記ビットライン３０を形成す
る。このとき、前記不純物がドープされた多結晶シリコ
ンおよびタングステン珪化物は平坦な表面を有する第１
絶縁層２２上に積層されるので下部構造物の段差により
発生していたストリンガ発生を防止することができる。
【００１７】前記ストリンガは前記図２のＢ部分のよう
な表面の段差がひどい部分で発生しやすいが、これは電
気的に絶縁されなければならない導電層と導電層の間を
連結する橋の役割をするので素子の信頼性を低下させる
大きな要因として作用する。本発明の前記図４Ｂでは、
ビットライン３０の下部構造物（ビットラインが形成さ
れる前に形成され、所定の物質層で構成された構造物）
の表面を平坦化にさせた後、ビットライン３０形成のた
めの導電層を蒸着するのでストリンガ発生を防止するこ
とができる。次いで、前記ビットライン３０が形成され
ている半導体基板全面に、第１絶縁層２２を構成するた
めに前記図３で言及された物質のうちいずれか１つの物
質や組み合わされた物質（本発明では特にＢＰＳＧを用
いる）を約３０００Å〜５０００Å程度の厚さでその表
面が平坦になるように付加し第２絶縁層２４を形成した
後、図１の前記マスクパターンＰ５を利用しトランジス
タのソース領域１４上に積層されている物質等、すなわ
ち誘電体層２０、第１絶縁層２２および第２絶縁層２４
を部分的に食刻することにより第２コンタクトホール７
を形成する。このとき、図示されたように、第２コンタ
クトホール７内部側壁にゲート電極の一側面が露出され
ることが判る。
な表面の段差がひどい部分で発生しやすいが、これは電
気的に絶縁されなければならない導電層と導電層の間を
連結する橋の役割をするので素子の信頼性を低下させる
大きな要因として作用する。本発明の前記図４Ｂでは、
ビットライン３０の下部構造物（ビットラインが形成さ
れる前に形成され、所定の物質層で構成された構造物）
の表面を平坦化にさせた後、ビットライン３０形成のた
めの導電層を蒸着するのでストリンガ発生を防止するこ
とができる。次いで、前記ビットライン３０が形成され
ている半導体基板全面に、第１絶縁層２２を構成するた
めに前記図３で言及された物質のうちいずれか１つの物
質や組み合わされた物質（本発明では特にＢＰＳＧを用
いる）を約３０００Å〜５０００Å程度の厚さでその表
面が平坦になるように付加し第２絶縁層２４を形成した
後、図１の前記マスクパターンＰ５を利用しトランジス
タのソース領域１４上に積層されている物質等、すなわ
ち誘電体層２０、第１絶縁層２２および第２絶縁層２４
を部分的に食刻することにより第２コンタクトホール７
を形成する。このとき、図示されたように、第２コンタ
クトホール７内部側壁にゲート電極の一側面が露出され
ることが判る。
【００１８】第２スペーサ４２は第２コンタクトホール
が形成されている半導体基板全面に前記第１スペーサを
構成するため前記図３で言及された物質等のうちいずれ
か１つの物質や組み合わされた物質（本発明では特にＣ
ＶＤ酸化膜を用いる）を約５００Å〜２０００Å程度の
厚さに付加した後（点線で表示）、異方性食刻を行なう
ことにより第２コンタクトホール７の内部側壁を包む形
態で形成される。このとき、ゲート電極の露出された前
記一側面は前記第２スペーサ４２により他の導電層、例
えば以後の工程で形成されるストリッジ電極と絶縁でき
る。
が形成されている半導体基板全面に前記第１スペーサを
構成するため前記図３で言及された物質等のうちいずれ
か１つの物質や組み合わされた物質（本発明では特にＣ
ＶＤ酸化膜を用いる）を約５００Å〜２０００Å程度の
厚さに付加した後（点線で表示）、異方性食刻を行なう
ことにより第２コンタクトホール７の内部側壁を包む形
態で形成される。このとき、ゲート電極の露出された前
記一側面は前記第２スペーサ４２により他の導電層、例
えば以後の工程で形成されるストリッジ電極と絶縁でき
る。
【００１９】図４Ｃを参照すると、ストリッジ電極形成
のための逆パターン２８を形成する工程を図示したもの
で、第２スペーサ４２が形成されている半導体基板にス
トリッジ電極形成のための導電物質、例えば前記ソース
領域１４の導電形のようなタイプの不純物がドープされ
た多結晶シリコンを蒸着食刻する工程を何回か反復し、
第２コンタクトホール７内部を完全に埋めることにより
（第２コンタクトホールに導電物質を充填する工程）ス
トリッジ電極と前記ソース領域１４を連結する柱電極１
００ａを形成した後、半導体基板全面に食刻阻止層２６
を形成するための物質で、例えば窒化物（Nitride ）の
ような物質を約１０００Å程度の厚さに付加し、半導体
基板全面に前記逆パターン形成のための絶縁物質で、任
意の湿式食刻に対して前記食刻阻止層２６を構成する物
質とは食刻率が異なる物質２６を約６０００Å程度の厚
さに付加する。前記逆パターン２８は所定のマスクパタ
ーン（前記図１で図示していない）を利用し前記食刻阻
止層２６および逆パターン形成のための絶縁物質を部分
的に食刻することにより完成される。
のための逆パターン２８を形成する工程を図示したもの
で、第２スペーサ４２が形成されている半導体基板にス
トリッジ電極形成のための導電物質、例えば前記ソース
領域１４の導電形のようなタイプの不純物がドープされ
た多結晶シリコンを蒸着食刻する工程を何回か反復し、
第２コンタクトホール７内部を完全に埋めることにより
（第２コンタクトホールに導電物質を充填する工程）ス
トリッジ電極と前記ソース領域１４を連結する柱電極１
００ａを形成した後、半導体基板全面に食刻阻止層２６
を形成するための物質で、例えば窒化物（Nitride ）の
ような物質を約１０００Å程度の厚さに付加し、半導体
基板全面に前記逆パターン形成のための絶縁物質で、任
意の湿式食刻に対して前記食刻阻止層２６を構成する物
質とは食刻率が異なる物質２６を約６０００Å程度の厚
さに付加する。前記逆パターン２８は所定のマスクパタ
ーン（前記図１で図示していない）を利用し前記食刻阻
止層２６および逆パターン形成のための絶縁物質を部分
的に食刻することにより完成される。
【００２０】図４Ｄを参照すると、ストリッジ電極１０
０を形成する工程を図示したもので、前記逆パターン２
８が形成されている半導体基板全面にストリッジ電極１
００を構成する導電物質で、例えば前記ソース領域１４
の導電形と同様のタイプの不純物がドープされた多結晶
シリコンのような導電物質を所定の厚さに蒸着し、前記
導電物質が完全に覆われる程度の厚さにフォトレジスト
を平坦に付加した後、蒸着された前記導電物質の表面が
部分的に現われるように前記フォトレジストをエッチバ
ックすることにより前記逆パターン２８により形成され
たトレンチを埋める形態のフォトレジストパターン７２
を形成する。ストリッジ電極１００は前記フォトレジス
トパターン７２を食刻マスクとしその表面が部分的に現
われた前記導電物質を食刻することにより完成される。
０を形成する工程を図示したもので、前記逆パターン２
８が形成されている半導体基板全面にストリッジ電極１
００を構成する導電物質で、例えば前記ソース領域１４
の導電形と同様のタイプの不純物がドープされた多結晶
シリコンのような導電物質を所定の厚さに蒸着し、前記
導電物質が完全に覆われる程度の厚さにフォトレジスト
を平坦に付加した後、蒸着された前記導電物質の表面が
部分的に現われるように前記フォトレジストをエッチバ
ックすることにより前記逆パターン２８により形成され
たトレンチを埋める形態のフォトレジストパターン７２
を形成する。ストリッジ電極１００は前記フォトレジス
トパターン７２を食刻マスクとしその表面が部分的に現
われた前記導電物質を食刻することにより完成される。
【００２１】図５を参照すると、誘電体膜１１０および
プレート電極１２０を形成する工程を図示したもので、
前記フォトレジストパターンおよび逆パターン（前記図
４Ｄ中の７２および２８）を湿式食刻で除去した後、半
導体基板全面に誘電物質で、例えばＯＮＯ（Oxide/Nitr
ide/Oxide ）またはＴａＯ5 （Tantalum Oxide）のよう
な誘電物質を付加することにより前記誘電体膜１１０を
形成し、前記誘電体膜が形成されている半導体基板全面
に例えば不純物がドープされた多結晶シリコンのような
物質を蒸着することにより前記プレート電極１２０を完
成する。
プレート電極１２０を形成する工程を図示したもので、
前記フォトレジストパターンおよび逆パターン（前記図
４Ｄ中の７２および２８）を湿式食刻で除去した後、半
導体基板全面に誘電物質で、例えばＯＮＯ（Oxide/Nitr
ide/Oxide ）またはＴａＯ5 （Tantalum Oxide）のよう
な誘電物質を付加することにより前記誘電体膜１１０を
形成し、前記誘電体膜が形成されている半導体基板全面
に例えば不純物がドープされた多結晶シリコンのような
物質を蒸着することにより前記プレート電極１２０を完
成する。
【００２２】前述した第１実施例によると、導電層、す
なわちビットライン３０およびストリッジ電極１００下
部に形成される物質層の表面を平坦化にすることにより
表面段差により発生するストリンガを防止し、コンタク
トホールの内部側壁にスペーサを形成し導電層間の接触
現象を防止することによりメモリ装置の信頼性を向上さ
せただけではなく高集積化実現に有利になるようにし
た。
なわちビットライン３０およびストリッジ電極１００下
部に形成される物質層の表面を平坦化にすることにより
表面段差により発生するストリンガを防止し、コンタク
トホールの内部側壁にスペーサを形成し導電層間の接触
現象を防止することによりメモリ装置の信頼性を向上さ
せただけではなく高集積化実現に有利になるようにし
た。
【００２３】引き続き紹介される図面において、前記図
３〜図５で参照した符号の同一な符号は同一部分を意味
する。 第２実施例 図６は本発明による半導体メモリ装置の製造方法の第２
実施例により製造された半導体メモリを図示した断面図
で、前記図４Ｃに図示された食刻阻止層２６上に、離隔
層（以後の工程により除去されるので前記図６では図示
されていない）を形成した後、第２コンタクトホールを
形成することによりストリッジ電極１００の下面までセ
ルキャパシタンス増加のための有効キャパシタ面積とし
て利用できるようにし、第２コンタクトホールの内部側
壁と第２スペーサ４２の間に食刻阻止層２６を介在する
ことにより離隔層除去のための湿式食刻工程により前記
第２スペーサが損傷しないようにしたものである。
３〜図５で参照した符号の同一な符号は同一部分を意味
する。 第２実施例 図６は本発明による半導体メモリ装置の製造方法の第２
実施例により製造された半導体メモリを図示した断面図
で、前記図４Ｃに図示された食刻阻止層２６上に、離隔
層（以後の工程により除去されるので前記図６では図示
されていない）を形成した後、第２コンタクトホールを
形成することによりストリッジ電極１００の下面までセ
ルキャパシタンス増加のための有効キャパシタ面積とし
て利用できるようにし、第２コンタクトホールの内部側
壁と第２スペーサ４２の間に食刻阻止層２６を介在する
ことにより離隔層除去のための湿式食刻工程により前記
第２スペーサが損傷しないようにしたものである。
【００２４】前述した第２実施例により製造されたメモ
リ装置によると、第１実施例により製造されたメモリ装
置より若干大きいセルキャパシタンスが得られる。 第３実施例 図７および図８は本発明による半導体メモリ装置の製造
方法の第３実施例を図示した断面図で、第１および第２
コンタクトホール形成方法を変えたものである。
リ装置によると、第１実施例により製造されたメモリ装
置より若干大きいセルキャパシタンスが得られる。 第３実施例 図７および図８は本発明による半導体メモリ装置の製造
方法の第３実施例を図示した断面図で、第１および第２
コンタクトホール形成方法を変えたものである。
【００２５】前記図３と同一な方法により、第１絶縁層
２２およびその下部構造物（すなわちトランジスタ）が
形成されている半導体基板全面に、パターン形成が可能
で第１絶縁層を構成する物質と異方性食刻に対してその
食刻率が異なる物質、例えば多結晶シリコンやフォトレ
ジストを約１０００Å〜３０００Å程度の厚さに蒸着し
た後、図１の前記マスクパターンＰ３を利用し前記物質
を異方性食刻することにより第１コンタクトホール形成
のためのパターン５０を形成する。次いで、異方性食刻
に対して前記第１絶縁層を構成する物質と食刻率が異な
る物質、例えば前記パターン５０を構成する物質として
多結晶シリコンを用いた場合は多結晶シリコンを、前記
パターン５０を構成する物質としてフォトレジストを用
いた場合は低温蒸着が可能な酸化膜を前記パターン５０
が形成されている半導体基板全面に約５００Å〜２００
０Å程度の厚さに付加した後、異方性食刻を行なうこと
により第３スペーサ５２を形成する。第１コンタクトホ
ール５は前記パターン５０および第３スペーサ５２を食
刻マスクにし半導体基板表面を食刻終了点にした異方性
食刻工程を行なうことにより形成される。
２２およびその下部構造物（すなわちトランジスタ）が
形成されている半導体基板全面に、パターン形成が可能
で第１絶縁層を構成する物質と異方性食刻に対してその
食刻率が異なる物質、例えば多結晶シリコンやフォトレ
ジストを約１０００Å〜３０００Å程度の厚さに蒸着し
た後、図１の前記マスクパターンＰ３を利用し前記物質
を異方性食刻することにより第１コンタクトホール形成
のためのパターン５０を形成する。次いで、異方性食刻
に対して前記第１絶縁層を構成する物質と食刻率が異な
る物質、例えば前記パターン５０を構成する物質として
多結晶シリコンを用いた場合は多結晶シリコンを、前記
パターン５０を構成する物質としてフォトレジストを用
いた場合は低温蒸着が可能な酸化膜を前記パターン５０
が形成されている半導体基板全面に約５００Å〜２００
０Å程度の厚さに付加した後、異方性食刻を行なうこと
により第３スペーサ５２を形成する。第１コンタクトホ
ール５は前記パターン５０および第３スペーサ５２を食
刻マスクにし半導体基板表面を食刻終了点にした異方性
食刻工程を行なうことにより形成される。
【００２６】第１実施例の方法では前記マスクパターン
Ｐ３を利用して第１コンタクトホールを第１絶縁層２２
および誘電体層２０に直接形成した後、そのコンタクト
ホールの内部側壁に絶縁物質からなる第１スペーサをさ
らに形成し従来の方法で問題となった誘電層間の接触問
題を解決しようとしたが、第３実施例の方法では、前記
マスクパターンＰ３を利用した第１コンタクトホール形
成のためのパターン５０を前記第１絶縁層２２上に形成
し、前記パターン５０内部側壁に第３スペーサをさらに
形成した後、前記パターン５０および第３スペーサを食
刻マスクとして利用し最小特徴サイズより小さい第１コ
ンタクトホールを前記第１絶縁層２２および誘電体層２
０に形成することにより第１実施例の第１スペーサのよ
うな絶縁効果が得られる（図７）。
Ｐ３を利用して第１コンタクトホールを第１絶縁層２２
および誘電体層２０に直接形成した後、そのコンタクト
ホールの内部側壁に絶縁物質からなる第１スペーサをさ
らに形成し従来の方法で問題となった誘電層間の接触問
題を解決しようとしたが、第３実施例の方法では、前記
マスクパターンＰ３を利用した第１コンタクトホール形
成のためのパターン５０を前記第１絶縁層２２上に形成
し、前記パターン５０内部側壁に第３スペーサをさらに
形成した後、前記パターン５０および第３スペーサを食
刻マスクとして利用し最小特徴サイズより小さい第１コ
ンタクトホールを前記第１絶縁層２２および誘電体層２
０に形成することにより第１実施例の第１スペーサのよ
うな絶縁効果が得られる（図７）。
【００２７】次いで、前記第１実施例でのような方法
で、ビットライン３０、第２絶縁層２４を形成した後、
前記図７で説明したような方法で、前記ソース領域上に
積層されている物質等、すなわち第２絶縁層２４、第１
絶縁層２２および誘電体層２０を部分的に除去すること
により最小特徴サイズより小さい第２コンタクトホール
を形成し、前記第１実施例で説明したような方法でスト
リッジ電極１００、誘電体膜１１０およびプレート電極
１２０を形成することにより１つのトランジスタと１つ
のキャパシタから構成されるメモリセル等が規則的な形
で半導体基板全体にかけて形成される半導体メモリ装置
を完成する（図８）。
で、ビットライン３０、第２絶縁層２４を形成した後、
前記図７で説明したような方法で、前記ソース領域上に
積層されている物質等、すなわち第２絶縁層２４、第１
絶縁層２２および誘電体層２０を部分的に除去すること
により最小特徴サイズより小さい第２コンタクトホール
を形成し、前記第１実施例で説明したような方法でスト
リッジ電極１００、誘電体膜１１０およびプレート電極
１２０を形成することにより１つのトランジスタと１つ
のキャパシタから構成されるメモリセル等が規則的な形
で半導体基板全体にかけて形成される半導体メモリ装置
を完成する（図８）。
【００２８】図９は本発明による半導体メモリ装置の製
造方法の実施例を説明するための簡略なレイアウト図
で、前記図１のレイアウト図と異なる点は、第１および
第２コンタクトホールの形成のためのマスクパターンＰ
３と、ビットラインおよび埋没導電層形成のためのマス
クパターンＰ４がそれぞれ１枚ずつのマスクに形成され
るということである。このとき、前記ビットラインおよ
び埋没導電層を１枚のマスクに形成するとき図１のＩの
部分が図９では接触されない状態にレイアウトされるこ
とが判るが、これはデザインルールにより前記マスクパ
ターン等が形成されるからである。
造方法の実施例を説明するための簡略なレイアウト図
で、前記図１のレイアウト図と異なる点は、第１および
第２コンタクトホールの形成のためのマスクパターンＰ
３と、ビットラインおよび埋没導電層形成のためのマス
クパターンＰ４がそれぞれ１枚ずつのマスクに形成され
るということである。このとき、前記ビットラインおよ
び埋没導電層を１枚のマスクに形成するとき図１のＩの
部分が図９では接触されない状態にレイアウトされるこ
とが判るが、これはデザインルールにより前記マスクパ
ターン等が形成されるからである。
【００２９】第４実施例 図１０Ａ〜図１０Ｃは本発明による半導体メモリ装置の
製造方法の第４実施例を図示した断面図で、前記第１、
第２および第３実施例とは、第１および第２コンタクト
ホールを同時に形成するという点で異なる。まず、図１
０Ａを参照すると、第１コンタクトホール５および第２
コンタクトホール７と第１スペーサ４０および第２スペ
ーサ４２を形成する工程を図示したもので、前記図３Ａ
のような方法により第１絶縁層２２が形成されている半
導体基板に、図９の前記マスクパターンＰ３を利用し前
記第１絶縁層２２および誘電体層２０を部分的に食刻す
ることにより第１コンタクトホール５および第１次第２
コンタクトホール７を形成した後、前記図３で説明した
ような方法で、前記第１および第１次第２コンタクトホ
ールの内部側壁に第１スペーサ４０および第２スペーサ
４２を形成する。
製造方法の第４実施例を図示した断面図で、前記第１、
第２および第３実施例とは、第１および第２コンタクト
ホールを同時に形成するという点で異なる。まず、図１
０Ａを参照すると、第１コンタクトホール５および第２
コンタクトホール７と第１スペーサ４０および第２スペ
ーサ４２を形成する工程を図示したもので、前記図３Ａ
のような方法により第１絶縁層２２が形成されている半
導体基板に、図９の前記マスクパターンＰ３を利用し前
記第１絶縁層２２および誘電体層２０を部分的に食刻す
ることにより第１コンタクトホール５および第１次第２
コンタクトホール７を形成した後、前記図３で説明した
ような方法で、前記第１および第１次第２コンタクトホ
ールの内部側壁に第１スペーサ４０および第２スペーサ
４２を形成する。
【００３０】図１０Ｂを参照すると、ビットライン３０
および埋没導電層３２を形成する工程を図示したもの
で、第１スペーサ４０および第２スペーサ４２が形成さ
れている半導体基板に、導電物質、例えばソース領域１
４およびドレーン領域１６の導電形のようなタイプの不
純物がドープされた多結晶シリコンを、第１および第１
次第２コンタクトホールを完全に埋めて、第１絶縁層２
２表面に基づいて所定厚さを有するように蒸着した後、
図９の前記マスクパターンＰ４を利用して写真食刻工程
を行なうことによりビットライン３０および埋没導電層
３２を形成する。このとき、前記埋没導電層３２はスト
リッジ電極とトランジスタの前記ソース領域１４を連結
する媒介層としての役割をする。
および埋没導電層３２を形成する工程を図示したもの
で、第１スペーサ４０および第２スペーサ４２が形成さ
れている半導体基板に、導電物質、例えばソース領域１
４およびドレーン領域１６の導電形のようなタイプの不
純物がドープされた多結晶シリコンを、第１および第１
次第２コンタクトホールを完全に埋めて、第１絶縁層２
２表面に基づいて所定厚さを有するように蒸着した後、
図９の前記マスクパターンＰ４を利用して写真食刻工程
を行なうことによりビットライン３０および埋没導電層
３２を形成する。このとき、前記埋没導電層３２はスト
リッジ電極とトランジスタの前記ソース領域１４を連結
する媒介層としての役割をする。
【００３１】また、前記第１、第２および第３実施例で
は、前記第２コンタクトホールが第２絶縁層２４、第１
絶縁層２２と誘電体層２０を通じて形成されるので前記
３つの層の厚さほどホールの深さも深くなり、ホール内
に空間が生成され素子の信頼性を落とす恐れがあった
が、本実施例では前記埋没導電層３２を媒介にしストリ
ッジ電極とソース領域を連結するので空間生成確率をも
っと減らせるだけではなく、コンタクトホールを信頼性
あるように形成できる。
は、前記第２コンタクトホールが第２絶縁層２４、第１
絶縁層２２と誘電体層２０を通じて形成されるので前記
３つの層の厚さほどホールの深さも深くなり、ホール内
に空間が生成され素子の信頼性を落とす恐れがあった
が、本実施例では前記埋没導電層３２を媒介にしストリ
ッジ電極とソース領域を連結するので空間生成確率をも
っと減らせるだけではなく、コンタクトホールを信頼性
あるように形成できる。
【００３２】図１０Ｃを参照すると、ストリッジ電極１
００、誘電体膜１１０およびプレート電極１２０を形成
する工程を図示したもので、ビットライン３０および埋
没導電層３２が形成されている半導体基板上に第２絶縁
層２４を形成し、前記埋没導電層３２とストリッジ電極
を連結するための第２次第２コンタクトホールを形成し
た後、前記第１、第２および第３実施例の方法と同様の
方法で、前記ストリッジ電極１００、誘電体層膜１１０
およびプレート電極１２０を形成する。
００、誘電体膜１１０およびプレート電極１２０を形成
する工程を図示したもので、ビットライン３０および埋
没導電層３２が形成されている半導体基板上に第２絶縁
層２４を形成し、前記埋没導電層３２とストリッジ電極
を連結するための第２次第２コンタクトホールを形成し
た後、前記第１、第２および第３実施例の方法と同様の
方法で、前記ストリッジ電極１００、誘電体層膜１１０
およびプレート電極１２０を形成する。
【００３３】前述した第４実施例の方法によると、埋没
導電層３２を媒介装置とし前記ストリッジ電極１００と
トランジスタのソース領域１４を連結することにより、
コンタクトホールで発生する恐れのある空間生成を防止
した。 第５実施例 図１１Ａ〜図１１Ｃは本発明による半導体メモリ装置の
製造方法の第５実施例を図示した断面図で、前記図９の
マスクパターンおよび前記第３実施例の方法を利用し第
１および第２コンタクトホールを形成した場合である。
導電層３２を媒介装置とし前記ストリッジ電極１００と
トランジスタのソース領域１４を連結することにより、
コンタクトホールで発生する恐れのある空間生成を防止
した。 第５実施例 図１１Ａ〜図１１Ｃは本発明による半導体メモリ装置の
製造方法の第５実施例を図示した断面図で、前記図９の
マスクパターンおよび前記第３実施例の方法を利用し第
１および第２コンタクトホールを形成した場合である。
【００３４】前記図３で紹介した方法と同様の方法で第
１絶縁層２２まで形成し、前記図９のマスクパターンお
よび前記図７Ａで紹介した方法を利用しコンタクトホー
ルの形成のためのパターン５４および側壁スペーサ５６
を形成した後、前記パターン５４および側壁スペーサ５
６を食刻マスクとして利用し半導体基板全面に異方性食
刻を行なうことにより、第１コンタクトホール５および
第１次第２コンタクトホール７を形成する（図１１
Ａ）。次いで、前記図１０Ｂで紹介した方法と同様の方
法でビットライン３０および埋没導電層３２を形成した
後（図１１Ｂ）、前記図１０Ｃで紹介した方法と同様の
方法でストリッジ電極１００、誘電体層膜１１０および
プレート電極１２０を形成することにより１つのトラン
ジスタと１つのキャパシタから構成されたメモリセルが
半導体基板に規則的な形で形成されたメモリ装置を完成
する。
１絶縁層２２まで形成し、前記図９のマスクパターンお
よび前記図７Ａで紹介した方法を利用しコンタクトホー
ルの形成のためのパターン５４および側壁スペーサ５６
を形成した後、前記パターン５４および側壁スペーサ５
６を食刻マスクとして利用し半導体基板全面に異方性食
刻を行なうことにより、第１コンタクトホール５および
第１次第２コンタクトホール７を形成する（図１１
Ａ）。次いで、前記図１０Ｂで紹介した方法と同様の方
法でビットライン３０および埋没導電層３２を形成した
後（図１１Ｂ）、前記図１０Ｃで紹介した方法と同様の
方法でストリッジ電極１００、誘電体層膜１１０および
プレート電極１２０を形成することにより１つのトラン
ジスタと１つのキャパシタから構成されたメモリセルが
半導体基板に規則的な形で形成されたメモリ装置を完成
する。
【００３５】なお、本発明は前記実施例に限定されるも
のではなく、本発明の思想を逸脱しない範囲で種々の改
変をなしえることはもちろんである。
のではなく、本発明の思想を逸脱しない範囲で種々の改
変をなしえることはもちろんである。
【００３６】
【発明の効果】以上説明したように本発明による半導体
メモリ装置の製造方法によると、導電層、すなわちビッ
トラインおよびストリッジ電極の下部に形成される物質
層の表面を平坦化することにより表面段差により発生す
るストリンガを防止し、コンタクトホールの内部側壁に
直接スペーサを形成するか、コンタクトホールを形成す
るためのパターンの側壁にスペーサを形成した後コンタ
クトホールを形成することにより導電層管の接触現象を
防止し、メモリ装置の信頼性を向上させただけではな
く、一層の高集積化を実現するという効果がある。
メモリ装置の製造方法によると、導電層、すなわちビッ
トラインおよびストリッジ電極の下部に形成される物質
層の表面を平坦化することにより表面段差により発生す
るストリンガを防止し、コンタクトホールの内部側壁に
直接スペーサを形成するか、コンタクトホールを形成す
るためのパターンの側壁にスペーサを形成した後コンタ
クトホールを形成することにより導電層管の接触現象を
防止し、メモリ装置の信頼性を向上させただけではな
く、一層の高集積化を実現するという効果がある。
【図１】従来技術および本発明による半導体メモリ装置
の製造方法を説明するために図示された半導体メモリ装
置主要部の概略構成図である。
の製造方法を説明するために図示された半導体メモリ装
置主要部の概略構成図である。
【図２】従来方法により製造された半導体メモリ装置の
断面図である。
断面図である。
【図３】本発明による半導体メモリ装置の製造方法の第
１実施例を図示した半導体メモリ装置主要部の断面図で
ある。
１実施例を図示した半導体メモリ装置主要部の断面図で
ある。
【図４】Ｂ〜Ｄは本発明による半導体メモリ装置の製造
方法の第１実施例を図示した半導体メモリ装置主要部の
断面図である。
方法の第１実施例を図示した半導体メモリ装置主要部の
断面図である。
【図５】本発明による半導体メモリ装置の製造方法の第
１実施例を図示した半導体メモリ装置主要部の断面図で
ある。
１実施例を図示した半導体メモリ装置主要部の断面図で
ある。
【図６】本発明による半導体メモリ装置の製造方法の第
２実施例により製造された半導体メモリ装置主要部を図
示した断面図である。
２実施例により製造された半導体メモリ装置主要部を図
示した断面図である。
【図７】本発明による半導体メモリ装置の製造方法の第
３実施例を図示した半導体メモリ装置主要部の断面図で
ある。
３実施例を図示した半導体メモリ装置主要部の断面図で
ある。
【図８】本発明による半導体メモリ装置の製造方法の第
３実施例を図示した半導体メモリ装置主要部の断面図で
ある。
３実施例を図示した半導体メモリ装置主要部の断面図で
ある。
【図９】本発明による半導体メモリ装置の製造方法の他
の実施例を説明するために図示された半導体メモリ装置
主要部の概略構成図である。
の実施例を説明するために図示された半導体メモリ装置
主要部の概略構成図である。
【図１０】Ａ〜Ｃは本発明による半導体メモリ装置の製
造方法の第４実施例を図示した半導体メモリ装置主要部
の断面図である。
造方法の第４実施例を図示した半導体メモリ装置主要部
の断面図である。
【図１１】Ａ〜Ｃは本発明による半導体メモリ装置の製
造方法の第５実施例を図示した半導体メモリ装置主要部
の断面図である。
造方法の第５実施例を図示した半導体メモリ装置主要部
の断面図である。
５ 第１コンタクトホール ７ 第２コンタクトホール １４ ソース領域 １６ ドレーン領域 １８ ゲート電極 ２２ 第１絶縁層 ２４ 第２絶縁層 ２６ 第１食刻阻止層 ３０ ビットライン ４２ スペーサ １００ ストリッジ電極 １１０ 誘電体膜 １２０ プレート電極
Claims (19)
- 【請求項１】 ソース領域、ドレーン領域およびゲート
電極から構成されるトランジスタ、第１コンタクトホー
ルを通じて前記トランジスタのドレーン領域と接触する
ビットライン、ならびに第２コンタクトホールを通じて
前記トランジスタのソース領域と接触するストリッジ電
極を含む半導体メモリ装置において、 前記ビットライン下部に形成され平坦化された第１絶縁
層と前記ストリッジ電極下部に形成され平坦化された第
２絶縁層を含むことを特徴とする半導体メモリ装置。 - 【請求項２】 前記ゲート電極はビットライン下部に、
前記ビットラインはストリッジ電極下部に形成されたこ
とを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 前記ストリッジ電極と第２絶縁層との間
には第１食刻阻止層、プレート電極および誘電体膜が介
在していることを特徴とする請求項１記載の半導体メモ
リ装置。 - 【請求項４】 前記第１および第２コンタクトホールの
内部の側壁にはスペーサが形成されていることを特徴と
する請求項１または請求項３記載の半導体メモリ装置。 - 【請求項５】 前記第２コンタクトホールの内部の側壁
と前記スペーサとの間には第２食刻阻止層が介在してい
ることを特徴とする請求項４記載の半導体メモリ装置。 - 【請求項６】 前記第１および第２絶縁層はＢＰＳＧ、
ＴＥＯＳ系酸化膜、シリコン窒化物、ＳＯＧおよびＣＶ
Ｄ酸化膜のうちいずれか１つの物質、またはこれらの組
み合わされた物質で形成されたことを特徴とする請求項
１記載の半導体メモリ装置。 - 【請求項７】 前記スペーサはＣＶＤ酸化膜、窒化物系
絶縁体、不純物がドープされていない多結晶シリコン、
単結晶シリコンおよびＰＥ−ＴＥＯＳ系酸化膜等のうち
いずれか１つの物質、またはこれらの組み合わされた物
質で形成されたことを特徴とする請求項６記載の半導体
メモリ装置。 - 【請求項８】 前記第１および第２コンタクトホールに
は前記ドレーン領域およびソース領域と同じ導電形の導
電物質が埋められていることを特徴とする請求項１記載
の半導体メモリ装置。 - 【請求項９】 ストリッジ電極とソース領域を連結する
ための前記第２コンタクトホールの中央部には埋没導電
層が形成されていることを特徴とする請求項２記載の半
導体メモリ装置。 - 【請求項１０】 前記埋没導電層は第２コンタクトホー
ルの下部を埋めるように形成され、前記ビットラインは
第１コンタクトホールを埋めるように形成され、単一層
で形成されていることを特徴とする請求項９記載の半導
体メモリ装置。 - 【請求項１１】 ソース領域、ドレーン領域およびゲー
ト電極から構成されるトランジスタが形成された半導体
基板にその表面が平坦化された第１絶縁層を形成する工
程、ドレーン領域上の前記第１絶縁層を部分的に除去す
ることにより第１コンタクトホールを形成する工程、第
１コンタクトホールを通じてドレーン領域と接触するビ
ットラインを形成する工程、結果物全面にその表面が平
坦化された第２絶縁層を形成する工程、ソース領域上の
前記第１および第２絶縁層を部分的に除去することによ
り第２コンタクトホールを形成する工程、および第２コ
ンタクトホールを通じてソース領域と接触するストリッ
ジ電極を形成する工程を含むことを特徴とする半導体メ
モリ装置の製造方法。 - 【請求項１２】 半導体基板にトランジスタを形成する
前記工程以後、結果物全面に絶縁層を形成する工程をさ
らに実施することを特徴とする請求項１１記載の半導体
メモリ装置の製造方法。 - 【請求項１３】 前記絶縁層を構成する物質でＨＴＯの
ような絶縁物質を用いることを特徴とする請求項１２記
載の半導体メモリ装置の製造方法。 - 【請求項１４】 第１コンタクトホールを形成する前記
工程以後、前記第１コンタクトホールの内部の側壁に第
１スペーサを形成する工程をさらに実施し、第２コンタ
クトホールを形成する前記工程以後前記第２コンタクト
ホール内部の側壁に第２スペーサを形成する工程をさら
に実施することを特徴とする請求項１１記載の半導体メ
モリ装置の製造方法。 - 【請求項１５】 第１コンタクトホールの内部側壁に第
１スペーサを形成する前記工程は、第１コンタクトホー
ルが形成されている結果物全面に任意の第１異方性食刻
に対して前記第１絶縁層を構成する物質とその食刻率が
異なる絶縁物質を付加する工程および結果物全面に前記
第１異方性食刻を行なう工程で実施され、第２コンタク
トホールの内部の側壁に第２スペーサを形成する前記工
程は、第２コンタクトホールが形成されている結果物全
面に任意の第２異方性食刻に対して前記第２絶縁層を構
成する物質とその食刻率が異なる絶縁物質を付加する工
程および結果物全面に前記第２異方性食刻を行なう工程
で実施されることを特徴とする請求項１４記載の半導体
メモリ装置の製造方法。 - 【請求項１６】 前記第１および第２絶縁層を構成する
物質として、ＢＰＳＧ、ＴＥＯＳ系酸化膜、シリコン窒
化物、ＳＯＧおよびＣＶＤ酸化膜等のうちいずれか１つ
の物質、または組み合わされた物質を使用することを特
徴とする請求項１５記載の半導体メモリ装置の製造方
法。 - 【請求項１７】 前記第１および第２スペーサを構成す
る物質として、ＣＶＤ酸化膜、窒化物系絶縁体、不純物
がドープされていない多結晶シリコン、単結晶シリコン
およびＰＥ−ＴＥＯＳ系酸化膜等のうちいずれか１つの
物質、または組み合わされた物質を使用することを特徴
とする請求項１６記載の半導体メモリ装置の製造方法。 - 【請求項１８】 第１コンタクトホールを形成する前記
工程は、第１絶縁層が形成されている結果物全面に第１
コンタクトホールの形成のための第１パターンが形成さ
れた物質層を形成する工程、前記第１パターンの内部の
側壁に第３スペーサを形成する工程、および前記第１パ
ターンおよび第３スペーサを食刻マスクとし前記半導体
基板の表面を食刻終了点とした異方性食刻を結果物全面
に行なう工程で実施され、第２コンタクトホールを形成
する前記工程は、第２絶縁層が形成されている結果物全
面に第２コンタクトホール形成のための第２パターンが
形成された物質層を形成する工程、前記第２パターンの
内部の側壁に第４スペーサを形成する工程、ならびに前
記第２パターンおよび第４スペーサを食刻マスクとし前
記半導体基板の表面を食刻終了点とする工程とで実施さ
れる請求項１１記載の半導体メモリ装置の製造方法。 - 【請求項１９】 ソース領域、ドレーン領域およびゲー
ト電極から構成されるトランジスタが形成された半導体
基板にその表面が平坦化された第１絶縁層を形成する工
程と、ドレーン領域およびソース領域上の前記第１絶縁
層を部分的に除去することにより第１コンタクトホール
および第１次第２コンタクトホールを形成する工程と、
第１コンタクトホールを通じて前記ドレーン領域と接触
するビットラインおよび第１次第２コンタクトホールを
通じて前記ソース領域と接触する埋没導電層を形成する
工程と、結果物全面にその表面が平坦化された第２絶縁
層を形成する工程と、埋没導電層上の前記第２絶縁層を
部分的に除去することにより第２次第２コンタクトホー
ルを形成する工程と、および埋没導電層を媒介としてソ
ース領域と接触するストリッジ電極を形成する工程を含
むことを特徴とする半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910018318A KR940006682B1 (ko) | 1991-10-17 | 1991-10-17 | 반도체 메모리장치의 제조방법 |
| KR1991P18318 | 1991-10-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218332A true JPH05218332A (ja) | 1993-08-27 |
| JP2531473B2 JP2531473B2 (ja) | 1996-09-04 |
Family
ID=19321415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212924A Expired - Fee Related JP2531473B2 (ja) | 1991-10-17 | 1992-08-10 | 半導体メモリ装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5346844A (ja) |
| JP (1) | JP2531473B2 (ja) |
| KR (1) | KR940006682B1 (ja) |
| DE (1) | DE4220497B4 (ja) |
| GB (1) | GB2260645B (ja) |
| TW (1) | TW212248B (ja) |
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