KR100506101B1 - 메모리 셀 어레이 제조방법 및 메모리 셀 어레이 - Google Patents

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Abstract

메모리 집적 회로내에서 크라운-셀(crown-cell) 커패시터를 제조하는 공정에 있어서, 반도체 기판(300)의 표면에 접촉 영역(353)을 가지는 트랜지스터를 형성하는 단계를 포함한다. 접촉 영역을 제외하고 트랜지스터는 제1 재료(362, 366)로 덮히고, 제1 재료 및 접촉 영역은 다음으로 제2 재료의 층(370)으로 덮힌다. 접촉 영역을 덮는 제2 층의 부분은 접촉 영역을 노출시키도록 제거되어 제2 층의 부분의 제거는 기부가 제1 재료이고 측벽이 제2 재료인 캐버티를 형성한다. 공정은 접촉 영역을 접촉하고 기부 및 측면과 합치하도록 캐버티내에 제1 도전층(372)을 형성하고, 제1 도전층위로 유전층(376)을 형성하며, 유전층 위로 제2 도전층(378)을 형성하는 단계를 더 포함한다.

Description

메모리 셀 어레이 제조 방법 및 메모리 셀 어레이{A METHOD OF FABRICATING A MEMORY CELL ARRAY AND MEMORY CELL ARRAY}
본 발명은 일반적으로 메모리 집적 회로에 관한 것으로, 특히 동적 랜덤 억세스 메모리 집적 회로에 관한 것이다.
동적 랜덤 억세스 메모리 집적 회로(DRAM)은 디지탈 정보의 일시적 저장을 제공한다. DRAM의 현저한 특성은 회로내에 저장된 정보는 리프레시되지 않는 경우 신속히 분실된다. 정보 저장이 DRAM내에서 일시적인 이유는 데이타 저장이 충전된 커패시터의 형태이기 때문이다. 도1에 도시된 셀은 메모리 회로의 중심부이다. 이는 패스 트랜지스터(104) 및 커패시터(106)에 접속된 워드 라인(100) 및 비트 라인(102)을 포함한다. 워드 라인(100) 상의 전압이 상승하는 경우, 패스 트랜지스터(104)는 온이되고, 비트 라인(102)은 저장 커패시터(106)에 접속된다. 셀내에 저장된 정보는 저장 커패시터가 충전인지 또는 방전인지에 일치한다. 불행하게도, 커패시터는 전하를 누설하며, 리프레시되지 않는다면, 충전된 커패시터에 대응하는 정보를 포함하는 셀은 이내 방전된 커패시터에 대응하는 정보를 포함할 것이다.
전하 누설의 문제에 대한 자연 해결책은 단순하게 커패시터의 크기를 증가시키는 것이다. 그러나, 많은 DRAM 회로에서 저장 커패시터만으로도 회로 다이 영역의 50% 내지 60%를 점유할 수 있으므로, 이러한 접근법은 작은 셀 크기에 대한 필요성과 상충된다. 다이 영역 상의 공간은 특히 중요하므로, 셀 설계에서 저장 커패시터는 기판 표면 상에 형성되지 않고, 기판 표면 위로 연장하는 돌출부상에 형성된다. 그러한 수직-형성 커패시터는 관련 산업에서 "적층 커패시터"로 공지된다. 적층 셀의 사용은 비싼 반도체 다이 영역을 점유하지 않고 높은 저장 용량이 가능하게 한다.
도2a는 종래 기술의 평면형 DRAM 셀을 도시하고, 도2b는 종래 기술의 적층 셀을 도시한다. 도2a에서, "저장 노드(storage node)", 또는 커패시터의 단자는 커패시터 유전체(202) 아래의 반도체 기판(200)에 위치한 트랜지스터에 접속된다. 평면 커패시터의 다른 단자 또는 필드 플레이트는 일반적으로 폴리실리콘이며, 소자(204)로 도시된다. 워드 라인(206)은 패스 트랜지스터에 대한 게이트 연결부를 포함하며, 게이트 절연체(208) 위 및 소스와 드레인 주입 영역(210) 사이에 위치한다. 비트 라인(212)은 워드 라인 및 저장 커패시터에 수직이고 위에 있다. 도2b에 도시된 적층 셀에서, 커패시터의 플레이트는 폴리실리콘이다. 저장 노드(250)는 포선형(包旋形)이 되고(convoluted), 기판의 트랜지스터 접촉 영역(260)에만 접촉한다. 워드 라인(256) 및 비트라인(262)은 도2a의 구조와 본질적으로 동일한 위치이다. 커패시터 유전체(252)는 일반적으로 산화물 또는 산화물과 질화물의 화합물이다. 필드 플레이트(254)는 도2a의 커패시터를 가진 경우보다 큰 표면 영역을 가진 커패시터를 생성하도록 저장 노드(250)의 포선형에 합치한다. 도2b의 적층 셀에 의해 현저히 감소된 다이 영역은 또한 도2a의 구조와 비교해서 명백하다.
차세대 DRAM의 설계는 저장 커패시터가 도2b에 도시된 구조보다 적은 다이 영역을 점유하는 것을 요한다. 적층된 셀 커패시터를 형성하기 위한 종래 공정에 대한 문제는 커패시터의 수직 성향이 커패시터 형성에서 상대적으로 두꺼운 층(일반적으로 산화물)을 요한다는 것이다. 접촉 영역은 종종 그 용적에서 0.5㎛ 보다 작으므로, 커패시터로부터 패스 트랜지스터까지의 접촉 영역(소스 또는 드레인)까지의 접촉은 두꺼운 층들에 의해 복잡해지고, 차세대 DRAM에서 계속 더 작아질 것이다. 두꺼운 층내에 작은 개구부를 형성하는 것은 매우 어렵고, 공정을 복잡하게 하는 원인이 된다. 예를 들면, 종래 공정은 산화물의 두꺼운 층내에 작은 구멍을 에칭하기에 필요한 선택도를 얻기 위해 약 0.36㎛의 개구부를 가진 폴리실리콘 또는 실리콘 질화물 하드마스크에 의존한다. 그러한 하드마스크를 사용하더라도, 수용될 수 있는 에칭 깊이는 약 50% 또는 그 이상의 깊이가 소망되는 경우 종종 단지 1.0㎛이다. 요구된 깊이를 얻기 위해서, 종래 공정은 일반적으로 다중 마스킹 단계에 의존하는데, 트랜지스터에 접촉하는 커패시터의 하부 부분은 두꺼운 산화물 층이 인가되기 이전에 형성된다. 구멍은 다음으로, 폴리실리콘으로 플러그되고, 커패시터의 상부 부분을 형성하는데 필요한 두꺼운 층이 잇다른다. 종래 공정에서의 커패시터를 형성하는데 필요한 다중 마스크 단계는 그러므로 복잡해지고 경제적으로 매력적이지 못하다. 본 발명은 적층 커패시터 형성의 단순한 접근법을 제공한다.
본 발명에 따르면, 메모리 집적 회로를 제조하기 위한 공정이 공지된다. 상기 공정은 동적 랜덤 억세스 메모리 회로에 사용되는 적층-셀 또는 크라운-셀(crown-cell) 커패시터를 형성하는 어려움을 언급한다. 특히, 반도체 재료 구조, 즉 반도체 기판 및 기판에 순차적으로 인가되는 재료를 포함하는 구조에서의 접촉 영역(일반적으로 트랜지스터의 소스 또는 드레인에서의)을 형성하는 단계를 포함하는 공정이 공지된다. 접촉 영역을 제외한 반도체 재료 구조는 제1 재료로 덮히고, 제1 재료 및 접촉 영역은 다음으로 제2 재료의 층으로 덮힌다. 접촉 영역을 덮는 제2 층의 부분은 접촉 영역을 노출시키도록 제거되어, 제2 층의 제거된 부분들은 제1 재료로 형성된 기부 및 제2 재료로 형성된 측면을 특징으로 하는 캐버티를 형성한다. 공정의 다음 단계는 접촉 영역과 접촉하고 기부 및 측면과 합치하는 캐버티내의 제1 도전층을 형성하고, 상기 제1 도전층 위로 유전층을 형성하고, 상기 유전층 위로 제2 도전층을 형성하는 것을 포함한다.
또한, 본 발명에 따르면, 다중층 재료 구조내의 캐버티를 포함하는 집적 회로가 공지되며, 캐버티는 접촉 영역에 기부(bottom)를 가지고 상부(top)는 제1 폭을 가지는 하부 영역을 포함하며, 캐버티는 또한 제1 폭보다 큰 폭을 가지는 상부 영역을 또한 포함한다. 회로는 또한 접촉 영역과 접촉하고 캐버티의 하부 및 상부 영역에 합치하도록 캐버티내에 형성된 제1 도전층을 포함한다. 유전층은 제1 도전층 위로 형성되며, 제2 도전층은 유전층 위로 형성된다.
본 발명의 이점은 적층 커패시터가 종래 2 에칭 단계보다는 단일 에칭 단계로 제조될 수 있다는 것이다.
본 발명의 제1 양호한 실시예가 도3a 내지 도3bb에 도시된다. 도3a에서, 약 13.5nm 두께의 실리콘 이산화물(SiO2)의 층(302)이 p-형 후방 도핑을 한 실리콘 기판(300)위로 형성된다. 약 140nm 두께의 실리콘 질화물(Si3N4)의 층(304)이 다음으로 산화물 층(302) 위로 형성된다. 도3b에서, 총괄해서 층(306)으로 도시된 포토레지스트 및 반-반사 코팅(anti-reflective coating)이 질화물 층(304) 위로 피착되고 패턴화된다. 도3b 내지 도3aa는 DRAM의 횡단면도로서, 메모리 셀은 괄호 및 구성 요소(308)로 표시된 도면의 좌측 부분에 형성된다. 일반적으로 도3b에서 괄호 및 구성 요소(310)로 표시된 도면의 우측 부분은 집적 회로의 주변 회로를 구성하는 n-mos 및 p-mos 트랜지스터의 구조를 도시한다.
포토레지스터(306)를 패터닝한 이후에, 질화물 층(304)은 도3c에 도시된 것처럼 레지스트 층(306)에 의해 덮히지 않은 영역으로부터 건식-에칭된다. 도3d에서, 필드 산화 영역(312)은 구조물을 증기로 약 1050℃로 약 40분 동안 가열함에 의해 형성된다. 필드 산화 영역(312)은 약 400nm 두께이다. 실리콘의 로컬 산화 이외의 고립 형태가 채택될 수도 있다. 이러한 대안적인 기술의 일례는 트렌치 아이솔레이션이다.
상기 구조물은 도3e의 구조를 생성하는 일련의 주입 단계가 준비된다. 먼저, 깊은 웰(deep well: 320)이 예를 들면 약 6x1012cm-3의 분량 및 약 500keV의 에너지의 인의 주입에 의해 형성된다. 메모리 셀이 형성되는 부분 위의 p-웰(322)의 주입 및 n-mos 주변 트랜지스터가 형성되는 부분 위의 p-웰(324)은 보론(boron) 주입 공정의 3 단계를 포함한다. 보론의 제1 분량은 약 300keV의 에너지에서 거의 8.0x1012cm-3이고, 제2 분량은 약 180keV에서 약 9.0x1012cm-3이며, 제3 분량은 약 20keV에서 약 2.0x1012cm-3이다. p-mos 주변 트랜지스터가 형성되는 부분 위의 n-웰(326)은 예를 들면 약 500keV에서 약 2.0x1013cm-3의 제1 분량 및 약 250keV에서 약 5.0x1012cm-3의 제2 분량의 인을 주입하는 2 단계를 포함한다.
도3f에서, 구조물은 주입 단계 다음에 세정되고, 게이트 산화물(330)은 증기 상태에서 850℃에서 형성된다. 게이트 산화물의 두께는 약 9nm이다. 게이트 상호 결선은 텅스텐 규소 화합물(WSi2)(334)에 의해 캐핑(cap)된 폴리실리콘층(332)을 포함한다. 폴리실리콘층(332)은 거의 62nm 두께이며, WSi2층(334)은 약 120nm이다. 이러한 층들은 다음으로 테트라에틸오쏘실리케이트(tetraethylorthosilicate: TEOS)의 분해를 통해 형성된 약 10nm 두께의 산화물 층(336) 및 약 200nm 두께의 질화물 층(338)에 의해 캐핑된다.
도3g에서, 포토레지스트 및 반-반사층(구성 요소 340으로 복합적으로 도시됨)은 트랜지스터 게이트의 소망된 위치를 덮도록 피착 및 패턴화된다. 포토레지스트(340)에 의해 덮히지 않은 층(332, 334, 336, 및 338)은 다음으로 제거되어 도3h의 구조로 남는다. 게이트 구조(342)는 메모리 셀의 워드 라인을 포함하고, 구조(344 및 346)은 각각 예시된 주변 p-mos 및 n-mos 트랜지스터를 포함한다. 도3g 및 다음 도면들에 도시된 게이트 또는 워드 라인의 수는 저장 셀 커패시터의 명확한 표면을 촉진하기 위해 선택된 것으로 인식된다. 당업자라면 도시된 것보다 더 많은 유사하게 정렬된 워드라인, 트랜지스터, 및 저장 셀 커패시터로 구성된 메모리 어레이는 명백한 것으로 인식된다.
도3i에서, 폴리실리콘(332) 및 WSi2층(334)은 산화되어 거의 9.5nm 두께 측벽 산화물(348)을 생성한다. 이 단계 다음으로 메모리 셀 게이트(342) 및 n-mos 게이트(346)의 두측 위로 p-mos 트랜지스터(347)의 마스킹 및 초기 n-형 LDD(lightly doped drain) 영역(350)의 주입이 계속된다. 메모리 셀은 다음으로 마스크되고, 제2 LDD 주입이 n-mos 트랜지스터(349)에 대해 수행된다. 유사하게, 메모리 셀 트랜지스터 및 n-mos 트랜지스터(349)가 게이트(344)측 상에 LDD 패턴(350)을 형성하도록 p-형 도펀트의 주입에 대해 마스크된다.
도3j에서, 질화물 층(352)이 약 100nm의 두께로 전체 구조물 상에 형성된다. 질화물 층(352)은 다음으로 이방성 에칭되어, 게이트 구조의 측벽을 제외한 구조물의 전 부분으로부터 상기 층을 제거한다. n-mos 및 p-mos 트랜지스터는 다음으로 사전에 LDD 주입을 격는 영역(350)내의 고 도핑 소스 및 드레인 접촉부(개별적으로 도시되지 않음)를 형성하는 예를 들면 고농도의 비소 및 보론을 주입하도록 교번으로 노출된다.
소스/드레인 도펀트의 주입 다음으로, 산화물 층(354)은 약 50nm 산화물 층을 생성하도록 먼저 TEOS를 분해하고 다음으로 약 500nm의 두께의 보로포스포실리케이트 글래스(borophosphosilicate glass: BPSG)의 층을 분해함에 의해 구조물 위로 형성된다. 산화물 층은 다음으로 도3k에 도시된 것처럼 약 120nm의 두께로 에칭된다.
도3l에서, 포토레지스트(356)가 피착되고 패턴화되어, 메모리 셀 트랜지스터에 대한 비트라인 접촉이 수행되는 영역을 노출시킨다. 산화물 층(354)의 노출된 부분이 다음으로 거의 100mTorr의 압력 및 1500Watt의 RF 전력으로, 주 부식제로서 탄소 일산화물(CO)을 사용하여 이방성 반응성 이온 에칭 공정으로 제거된다. CO 에칭은 게이트 구조물(342)의 측벽을 코팅하는 질화물(352)을 적절히 제거하지 못한다. 산화물의 에칭 및 포토레지스트 마스킹의 제거는 도3m에 도시된 구조를 생성한다.
도3n에서, 산화물(354)의 표면 및 도3l 및 도3m을 참조로 설명된 에칭 이후에 남은 디프레션(depression)을 덮도록 소스/드레인 주입 영역(350)으로의 비트 라인 접촉이 거의 62.0nm 두께의 폴리실리콘층(358)을 먼저 피착함에 의해 설치된다. 폴리실리콘층(358)은 약 1.65x1020cm-3의 농도로 예를 들면 인으로 피착되는 동안 동일 장소에서 도핑된다. 폴리실리콘층(358)은 비트라인 상호결선의 전체 저항을 낮추도록 약 120.0nm 두께의 WSi2층(360)으로 덮힌다. WSi2층(360)은 다음으로 거의 200.0nm 질화물 층(362)으로 덮힌다.
도3o에서, 질화물 층(362), WSi2층(360), 및 폴리실리콘층(358)은 포토레지스트(364)로 덮히며, 메모리 셀 트랜지스터의 소스/드레인 접촉(353)에 접촉하는 저장 셀 커패시터의 위치를 노출시키도록 패턴화된다. 질화물 층(362), WSi2층(360), 및 폴리실리콘층(358)은 이방성 에칭 공정으로 제거된다. 질화물 층(362)은 주 부식제가 예를 들면 SF6인 반응성 이온 에칭 장치를 사용하여 제거되고, WSi2 및 폴리실리콘층은 예를 들면 염소 에칭을 사용하여 제거된다.
도3p를 참조로, 측벽 질화물(366)이 구조의 표면 위로 약 100nm 두께의 실리콘 질화물 층을 구조의 표면위로 피착함에 의해 형성된다. 질화물은 다음으로 주 부식제로 예를 들면 SF6을 사용하여 이방성 에칭되어 산화물 층(354)의 표면 및 질화물 층(362)의 표면으로부터 제거되어 질화물 측벽(366)만 남긴다.
도3q에서, 약 25nm 두께를 가지는 에칭 정지 질화물 층(368)이 구조의 표면위로 피착된다. 크라운 산화물 층(370)은 다음으로 질화물 에칭 정지 층(nitride etch stop layer)위의 TEOS를 분해함에 의해 약 500nm 두께로 피착된다. 도3r에서, 포토레지스트층(371)은 저장 셀 커패시터의 소망된 위치위로 크라운 산화물 층(370)의 부분을 노출시키도록 피착되고 패턴화된다. 도3s를 참조로, 크라운 산화물 층(370)의 노출된 부분은 주 부식제로 탄소 1산화물을 사용하는 이방성 에칭 공정을 사용하여 제공된다. 반응성 이온 에칭 공정의 이방성 성향 및 산화물 대 질화물 층의 제거 시의 탄소 일산화물 부식제의 선택으로 인하여 크라운 산화물 층(370) 및 산화물 층(354)의 제거는 질화물 측벽(352 및 366)의 수직 부분을 상대적으로 작게 제거한다. 그러나 질화물 층(362) 및 측벽(366 및 352)의 수평 표면은 일반적으로 에칭의 방향에 수직이고, 그러므로 도3s에 도시된 것처럼 상대적으로 큰 부분의 질화물 영역이 에칭 동안 제거된다. 그 결과의 구조물은 측벽 질화물(352), 산화물 층(354), 및 질화물 측벽(366)에 의해 정의된 하부 부분을 가진 캐버티를 포함한다.
도3r에 도시된 단계에서 포토레지스트층(371)의 패턴화된 개구부는 도3s에 형성된 캐버티의 하부 부분보다 훨씬 넓다. 도3r의 포토레지스트(371)내의 개구부는 충분히 넓어서(일반적으로 0.7과 1.0㎛사이), 크라운 산화물 층(370)과 산화물 층(354) 모두의 제거는 단일 에칭 단계에서 성취될 수 있다. 질화물 측벽(366 및 352)은 에칭이 노출된 접촉 영역(353)(일반적으로 약 0.36㎛)과 일관되게 상대적으로 좁은 폭을 가진 캐버티의 하부 부분에 국한되는 것을 보장하며, 포토레지스트(371)은 크라운 산화물 층(370)의 부분들의 제거에 의해 필수적으로 형성된 캐버티의 상부 영역의 면적을 정의한다. 캐버티의 상부 부분 즉, 크라운 산화물 층(370)의 측면 및 질화물 영역(362 및 366)의 기부를 가지는 부분은 하부 부분 폭의 약 2배이며, 그 폭은 질화물 측벽(366 및 352)에 의해 결정된다. 상술한 단일 에칭 단계로부터의 캐버티는 상대적으로 큰 표면 영역을 가지고, 그 안에서 크라운 또는 적층된 셀 커패시터가 형성될 수 있다.
산화물 층(354)의 제거로 메모리 셀 트랜지스터의 소스/드레인 접촉(353)이 노출된다. 도3t에서, 트랜지스터와의 전기적 접촉은 다음으로 저장 셀 커패시터의 기부 전극의 역할을 하는 폴리실리콘층(372)을 피착함에 의해 설치된다. 폴리실리콘층(372)은 두께가 약 62nm이고, 약 1.65x1020cm-3의 농도의 인으로 도핑된다. 도3u에서, 글래스층(374)은 폴리실리콘층을 덮도록 스핀 온(spin on) 된다. 글래스층(374)은 양호하게는 약 400nm 두께로 스핀 온된 수소 실세스퀴오잔(hydrogen silsesquioxane: HSQ)이다. 도3v에서, 글래스층(374)은 폴리실리콘층(372)을 노출시키도록 에칭 백(etch back)된다. 글래스층(374)의 부분은 저장 셀 커패시터의 소망된 위치와 일치하는 구조물내의 디프레션에 남는다. 그 층의 노출된 부분이 도3w에 도시된 것처럼 염소-기준 에칭으로 제거되는 경우, 이러한 층(374)의 남아 있는 부분은 폴리실리콘층(372)을 보호한다.
도3x에서, 크라운 산화물 층(370) 및 스핀-온 글래스층(374)의 나머지 부분은 예를 들면 불화 수소산 용액을 사용하여 제거되어, 도시된 것처럼 기판 위로 연장하는 층(372)의 수직 부분을 남긴다. 층(372)은 각각의 저장 셀 커패시터의 하부 플레이트 전극을 형성한다.
커패시터 유전체(376)는 양호하게는 도3y에 도시된 전체 구조위로 피착된 약 6nm의 실리콘 질화물을 포함하며, 다음으로 질화물 막의 결함 농도를 감소하고자 약 850℃의 증기에서 약 18분 동안 산화시킨다. 예를 들면 탄탈륨 펜트옥사이드(tantalum pentoxide), 바륨 스트론티움 티타네이트(barium strontium titanate), 납 지르코네이트 티타네이트(lead zirconate titanate), 및 스트론티움 비스무쓰 티타네이트(strontium bismuth titanate)도 적합한 것으로 추정된다. 도3z에서, 거의 85nm 두께의 폴리실리콘층(378)이 커패시터 유전체(376) 위로 피착된다. 폴리실리콘층(378)은 예를 들면 인으로 그 자리에서 도핑되어 그 농도는 약 4.5x1020cm-3이다.
도3aa에서, 폴리실리콘층(378)은 예를 들면 염소와 SF6의 화합물로 에칭되어 저장 셀 커패시터의 필드 또는 공통 플레이트 전극의 범위를 정의한다. 산화물 층(380)은 다음으로 거의 100nm 산화물 층을 생성하도록 TEOS를 분해하고 다음으로 약 800nm 두께의 보로포스포실리케이트 글래스(borophosilicate glass: BPSG)의 피착에 의해 구조물위로 형성된다. 산화물 층은 다음으로 약 640nm 두께로 에치 백된다.
도3bb는 회로를 패키징하기 전의 구조를 도시한다. 산화물 층(380)위로 비아(386)를 통해 주변 트랜지스터(384)에 억세스하는 제1 금속층(382)이 피착된다. 제1 금속층(382)은 포토레지스트로 패턴화되고, 소망된 집적 회로의 연결 부분으로 도시된 것처럼 에칭된다. 산화물 층(380) 및 제1 금속층(382)은 다음으로 산화물 층(388)에 의해 덮힌다. 제2 금속층(390)은 비아(392)를 통해 제1 금속층(382)에 억세스를 하면서 산화물층(388)위에 피착된다. 제2 금속층(390)은 포토레지스트로 패턴화되고 소망된 집적 회로의 부분들을 연결하도록 도시된 것처럼 에칭된다. 산화물 층(388) 및 제2 금속층(390)은 산화물 층(394)에 의해 덮힌다. 장벽 금속층(396)은 다음으로 산화물 층(394)위로 피착되며, 비아(398)을 통해 제2 금속층(390)에 억세스한다. 제3 금속층(400)은 장벽 금속층(396)위로 피착되고, 포토레지스트로 패턴화되며, 소망된 것처럼 집적 회로의 부분을 연결하도록 도시된 것처럼 에칭된다. 장벽 금속층(396) 및 제3 금속층(400)은 다음으로 산화물 층(402)로 덮힌다. 산화물 층(402)은 차례로 폴리이미드층(406)으로 덮힌 질화물 층(404)로 덮힌다.
제2의 양호한 실시예 공정에서, 저장 커패시터 셀의 크라운 부분을 형성하는 단계를 포함하는 제1 양호한 실시예 공정의 단계는 공정을 단순히 하고자 개조된다. 특히, 도3q 내지 3w에 도시된 단계들은 도4a 내지 도4e에 도시된 것으로 대치될 수 있다. 제2 양호한 실시예 공정의 특징은 저장 커패시터 셀의 크라운 부분의 형성 이전에 구조의 표면을 평탄화하기 위해 화학-기계적 폴리싱(chemical-mechanical polishing: CMP)을 사용한다는 것이다.
CMP는 반도체 영역외에도 유전체를 평평하게 하도록 사용될 수 있다. 상기 공정은 화학적 및 기계적 마모를 포함한다. 화학적 마모는 평탄화될 표면을 화학적으로 약화시키도록 현탁액(slurry)를 사용하여 수용된다. 폴리싱 현탁액은 일반적으로 염기성 또는 산성 용액의 혼합물로서, 알루미나(alumina) 또는 실리카(silica) 입자의 혼합된 현탁액의 화학적 혼합물을 포함한다. 기계적 마모는 웨이퍼 또는 층 표면이 눌려지는 폴리싱 패드를 사용하여 수용된다. 폴리싱 패드 및 웨이퍼는 회전되어 표면 재료를 제거하게 된다. 제거된 재료는 다음으로 부가 현탁액을 추가함에 의해 폴리싱 패드의 모서리 위로 및 드레인내로 세정된다. CMP 평탄화 공정은 다음 장치 공정을 위해 매끄럽고 손상이 없는 표면을 생성한다. 이는 피착/에치백 평탄화보다 작은 단계를 필요로 하고 양호한 제거 선택도 및 비 제어를 가진다.
CMP는 도4a에 도시된 것과 같은 제2 양호한 실시예 공정에 채택된다. 도면에서, 크라운 산화물 층(470)의 표면은 화학적 혼합물로서 수산화 칼륨(potassium hydroxide: KOH)를 포함하는 현탁액을 가진 CMP를 사용하여 평탄화된다.
도4b에서, 포토레지스트층(471)은 피착되고 패턴화되어 저장 셀 커패시터의 소망된 위치위로 크라운 산화물 층(470)의 부분을 노출시킨다. 도4c를 참조로, 크라운 산화물 층(470)의 노출된 부분은 주 부식제로서 산소 일산화물로 이방성 에칭 공정을 수행하여 제거된다. 산화물 대 질화물 층을 제거하는데 있어서의 반응성 이온 에칭 공정의 이방성 및 탄소 일산화물 부식제의 선택성으로 인해, 크라운 산화물 층(470) 및 산화물 층(454)의 제거는 질화물 측벽(452, 466) 및 비트라인 위에 형성된 질화물 층(462)을 상대적으로 작게 제거하여 수행된다. 층(470 및 454)의 제거로 트랜지스터 접촉 영역(453)을 노출시킨다.
도4d에서, 도3t에 도시된 것처럼, 폴리실리콘층(472)은 산화물 층(470) 위로 등각적으로(conformally) 피착된다. 도3u 및 3v에 도시된 스핀-온 글래스 및 에치-백 단계와 대조적으로, 도4d에서 평탄화된 산화물 층(470)은 평면 폴리실리콘층(472)이 된다. 그러므로, 커패시터의 저장 노드 전극을 정의하는데 필요하지 않은 층(472)의 부분은 화학 약품으로 KOH를 포함하는 현탁액을 포함하는 다른 CMP 단계로 용이하게 제거된다. CMP에 의한 층(472)의 부분의 제거는 도4e에 도시된 구조를 생성한다. 공정의 나머지 단계는 제1 양호한 실시예 공정을 참조로 도3x 내지 도3bb에 도시된 것과 동일하다.
CMP으로 산화물 층(470)을 평탄화하는 것은 저장 셀 커패시터의 폴리실리콘 크라운을 형성하는 관련 에치-백 단계를 이용한 스핀-온 글래스(예를 들면 HSQ)의 적용물로 대치될 수 있다. 크라운 폴리실리콘(472)의 피착 이전의 산화물 층(470)의 평탄화 동작은 평탄화된 표면상에 피착된 폴리실리콘층(472)(도4d 참조)의 이러한 부분을 선택적으로 제거하는 것을 가능하게 한다.
본 발명이 개략적인 실시예를 참조로 설명되었지만, 상기 설명은 제한적 의미로 이해되는 것을 의도하지 않는다. 본 발명의 다른 실시예외에도 개략적 실시예의 다양한 변형 및 병합물은 상세한 설명을 참조로할때 당업자에게는 명백하다. 그러므로 첨부된 특허 청구 범위가 그러한 변형 및 실시예들을 포괄하는 것으로 의도된다.
예를 들면, 도3s에 도시된 캐버티가 반도체 기판 표면의 접촉 영역(353)을 근거로 좁은 부분을 가지는 것으로 도시되지만, 당업자에게는 기판의 표면이 아닌 순차적으로 인가된 층 또는 영역의 표면에 위치한 접촉 영역을 근거로 형성될 수 있다는 것을 인식할 것이다. 일 예로는 상부-레벨 폴리실리콘 상호결선층이 있다.
본 발명의 이점은 적층 커패시터가 종래 2 에칭 단계보다는 단일 에칭 단계로 제조될 수 있다는 것이다.
도1은 종래 기술의 메모리 셀의 개략적 도면.
도2a는 평면 커패시터를 가지는 종래 기술의 메모리 셀의 횡단면도.
도2b는 적층 셀 커패시터를 가지는 종래 기술의 메모리 셀의 횡단면도.
도3a 내지 도3bb는 제1 양호한 실시예 공정의 단계들의 횡단면도.
도4a 내지 도4e는 제2 양호한 실시예 공정의 단계들의 횡단면도.
<도면의 주요 부분에 대한 부호의 설명>
300: 실리콘 기판
353: 접촉 영역
362: 질화물 층
366: 측벽
370: 크라운 산화물 층
372: 폴리실리콘층
376: 유전층
378: 폴리실리콘층

Claims (4)

  1. 메모리 셀 어레이를 제조하는 방법에 있어서,
    기판 상에 절연 게이트들을 형성하는 단계;
    상기 게이트들 상에 제1 측벽 스페이서들을 형성하는 단계;
    상기 게이트들 위에 제1 평면형 유전체층을 형성하는 단계;
    상기 제1 평면형 유전체층 상에 비트 라인들을 형성하는 단계 - 상기 비트 라인들은 상기 기판에 대한 비트 라인 접속부들을 가지고, 상기 비트 라인 접속부들은 상기 제1 측벽 스페이서들과 접함(abutting) - ;
    상기 비트 라인들 상에 제2 측벽 스페이서들을 형성하는 단계; 및
    상기 비트 라인들 위에 커패시터들을 형성하는 단계 - 상기 커패시터들은 상기 기판에 대한 커패시터 접속부들을 가지고, 상기 커패시터 접속부들은 상기 제2 측벽 스페이서들과 접하고, 상기 제1 측벽 스페이서들과 접하는 메모리 셀 어레이 제조 방법.
  2. 제1항에 있어서,
    상기 게이트들은 폴리실리콘에 텅스텐 실리사이드를 더한 것이고,
    상기 제1 측벽 스페이서들은 실리콘 질화물이며,
    상기 비트 라인들은 폴리실리콘에 텅스텐 실리사이드를 더한 것이고,
    상기 제2 측벽 스페이서들은 실리콘 질화물이며,
    상기 비트 라인 접속부들은 폴리실리콘이고,
    상기 커패시터 접속부들은 폴리실리콘인 메모리 셀 어레이 제조 방법.
  3. 메모리 셀 어레이에 있어서,
    반도체 기판;
    상기 기판 상의 절연 게이트들;
    상기 게이트들 상의 제1 측벽 스페이서들;
    상기 게이트들 위의 비트 라인들;
    상기 비트 라인들 상의 제2 측벽 스페이서들;
    상기 비트 라인들로부터 상기 기판까지의 비트 라인 접속부들 - 상기 비트 라인 접속부들은 상기 제1 측벽 스페이서들과 접함 - ;
    상기 비트 라인들 위의 커패시터들; 및
    상기 커패시터들로부터 상기 기판까지의 커패시터 접속부들 - 상기 커패시터 접속부들은 상기 제2 측벽 스페이서들과 접하고, 상기 제1 측벽 스페이서들과 접함 -
    을 포함하는 메모리 셀 어레이.
  4. 제3항에 있어서,
    상기 게이트들은 폴리실리콘에 텅스텐 실리사이드를 더한 것이고,
    상기 제1 측벽 스페이서들은 실리콘 질화물이고,
    상기 비트 라인들은 폴리실리콘에 텅스텐 실리사이드를 더한 것이고,
    상기 제2 측벽 스페이서들은 실리콘 질화물이고,
    상기 비트 라인 접속부들은 폴리실리콘이고,
    상기 커패시터 접속부들은 폴리실리콘인 메모리 셀 어레이.
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