JPH10150167A - メモリ集積回路の製作方法 - Google Patents

メモリ集積回路の製作方法

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JPH10150167A
JPH10150167A JP9313745A JP31374597A JPH10150167A JP H10150167 A JPH10150167 A JP H10150167A JP 9313745 A JP9313745 A JP 9313745A JP 31374597 A JP31374597 A JP 31374597A JP H10150167 A JPH10150167 A JP H10150167A
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nitride
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capacitor
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Takayuki Niuya
貴行 丹生谷
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Texas Instruments Inc
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Abstract

(57)【要約】 【課題】 DRAMのダイ領域を占める記憶コンデンサ
を小さくするためにスタック化セルコンデンサを用いる
が、これを簡単な工程で製作する方法を提供する。 【解決手段】 この工程では、半導体基板300の表面
に接触領域353を持つトランジスタを作る。接触領域
353を除いてこのトランジスタを第1材料362、3
66で覆い、次に第1材料362、366と接触領域3
53を第2材料の層370で覆う。接触領域353を覆
う第2層370の部分を除去して接触領域353を露出
させ、第2層370の部分を除去したときに第1材料3
62、366で作る底部と第2材料370で作る側面に
より形成される空隙ができるようにする。次に、接触領
域353に接触して底部および側面に従う第1導電層3
72を空隙内に作り、第1導電層372の上に誘電体層
376を作り、誘電体層376の上に第2導電層378
を作る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は一般にメモリ集積
回路に関し、より特定すると、ダイナミック・ランダム
アクセスメモリ集積回路に関する。
【0002】
【従来の技術】ダイナミック・ランダムアクセスメモリ
集積回路(DRAM)はディジタル情報を一時的に記憶
する。DRAMの特徴は、回路に記憶した情報が、リフ
レッシュしないと急速に消失することである。DRAM
内の情報の記憶が一時的である理由は、コンデンサを充
電した形でデータを記憶するからである。図1に示すセ
ルはメモリ回路の中心部であって、パストランジスタ1
04とコンデンサ106に語線100とビット線102
が接続している。語線100の電圧が上昇するとパスト
ランジスタ104は導通して、ビット線102は記憶コ
ンデンサ106に接続する。セル内に記憶される情報
は、記憶コンデンサが充電されるか放電されるかに対応
する。コンデンサの電荷は漏れるので、充電されたコン
デンサに対応する情報を含むセルは、リフレッシュしな
いと、すぐ放電されたコンデンサに対応する情報を含む
ようになる。
【0003】電荷の漏れに対する普通の対策は、単純に
コンデンサの寸法を大きくすることである。しかし多く
のDRAM回路では記憶コンデンサだけで回路のダイ領
域の50%から60%を占めるので、この方法はセルの
寸法を小さくするという絶え間ない要請に逆行する。ダ
イ領域にこのような負担をかけると、セルの設計は記憶
コンデンサを基板面にではなく基板面の上に伸びる突起
の上に作ることになる。このような垂直に形成されたコ
ンデンサをこの技術では「スタック型セル(stacked cel
l)」と呼ぶ。スタック型セルを用いると、半導体の貴重
なダイ領域を使わずに記憶容量を高めることができる。
【0004】図2aは従来のプレーナDRAMセルを示
し、図2bは従来のスタック化セルを示す。図2aで、
トランジスタに接続するコンデンサの「記憶ノード」す
なわち端子は、コンデンサ誘電体202の下の半導体基
板200内にある。プレーナコンデンサの他方の端子、
すなわちフィールド板は一般にポリシリコンであって、
要素204で示す。語線206はパストランジスタのゲ
ート相互接続を構成して、ゲート誘電体208の上に、
かつソースおよびドレン注入領域210の間にある。ビ
ット線212は語線および記憶コンデンサの上を垂直に
走る。図2bに示すスタック型セルでは、コンデンサの
両板はポリシリコンである。記憶ノード250は回旋状
であって、トランジスタ接触領域260だけで基板に接
触する。語線256とビット線262は、本来は図2a
の構造と同じ位置にある。コンデンサ誘電体252は一
般に酸化物か、または酸化物と窒化物の組合わせであ
る。フィールド板254は記憶ノード250の回旋に従
い、図2aのコンデンサより表面積の大きなコンデンサ
を形成する。図2bのスタック型セルが占めるダイ領域
は、図2aの構造と比べると明らかに非常に小さい。
【0005】
【発明が解決しようとする課題】DRAMの将来世代の
設計者は、ダイ領域を占める記憶コンデンサの大きさを
図2bに示す構造より小さくするよう要求する。スタッ
ク型セルコンデンサを作る従来のプロセスの1つの問題
は、コンデンサを垂直にするためにコンデンサを形成す
る層(一般に酸化物)が比較的厚くなることである。コ
ンデンサからパストランジスタの接触領域(ソースまた
はドレン)への接触は、層が厚いと複雑になる。これ
は、多くの場合に接触領域の寸法が0.5μmより小さ
いからであり、DRAMの将来世代はさらに一層小さく
なる方向にある。厚い層の中にこのような小さな隙間を
作ることは非常に困難であり、また工程を複雑にする原
因になる。たとえば従来の工程は約0.36μmの隙間
を持つポリシリコンまたは窒化珪素のハードマスクを用
いて、酸化物の厚い層の中にこのような小さな孔をエッ
チするのに必要な選択性を得ている。このようなハード
マスクを用いても、50%以上程度の深さが必要なとき
は、達成できるエッチング深さは多くの場合わずか約
1.0μmである。必要な深さを達成するため、従来の
工程は一般に多重マスク段階を用いている。この方法で
は、厚い酸化物層で覆う前に、トランジスタに接触する
コンデンサの底部を作る。次にポリシリコンに孔をあけ
た後、コンデンサの上部を形成するのに必要な厚い層を
かぶせる。従来の工程でコンデンサを作るのに必要な多
重マスク段階はこのように複雑であり、また経済的でな
い。この発明は、スタック型コンデンサの簡単な製作方
法を提供する。
【0006】
【課題を解決するための手段】この発明の原理に従っ
て、メモリ集積回路を製作する工程を開示する。この工
程は、ダイナミック・ランダムアクセスメモリ回路に用
いるスタック型セルすなわち冠セルコンデンサを作る際
の困難に対処するものである。詳しく言うと、半導体材
料の構造内、すなわち半導体基板と基板を覆う任意の材
料で構成する構造内に、接触領域(一般にトランジスタ
のソースまたはドレンでの)を作る段階を含む工程を開
示する。接触領域を除く半導体材料の構造を第1の材料
で覆い、次にこの第1材料と接触領域を第2の材料の層
で覆う。接触領域を覆う第2層の部分を除去して接触領
域を露出させ、第2層の部分を除去したときに第1材料
で作る底部と第2材料で作る側面により形成される空隙
ができるようにする。この工程の次の段階で、接触領域
に接触して底部および側面に従う第1の導電層を空隙内
に作り、第1導電層の上に誘電体層を作り、誘電体層の
上に第2の導電層を作る。
【0007】さらにこの発明の原理に従って、多層材料
の構造内に空隙を持つ集積回路を開示する。この空隙
は、底部は接触領域にあり頂部は第1の厚さを持つ下部
領域と、前記第1の厚さより厚い上部領域を備える。ま
たこの回路は、空隙内に形成されて前記接触領域に接触
しまた空隙の下部および上部領域に従う、第1の導電層
を備える。第1導電層の上に誘電体の層を作り、誘電体
層の上に第2の導電層を作る。
【0008】この発明の利点は、スタック型コンデンサ
を、一般的な2段階のエッチングではなく1段階のエッ
チングで製作することができることである。
【0009】
【発明の実施の形態】
【実施例】この発明の第1の好ましい実施の形態を図3
−図30に示す。図3で、厚さ約13.5nmの二酸化
珪素(SiO2 )の層302をp型背景ドーピングのシ
リコン基板300の上に作る。次に、厚さ約140nm
の窒化珪素(Si3 4 )の層304を酸化物層302
に上に作る。図4において、ホトレジストと反射防止膜
(まとめて層306で示す)を窒化物層304の上に堆
積させてパターンを作る。図4から図29はDRAM回
路の断面図で、メモリセルは図の左側に形成され、一般
に括弧と要素308で示す。一般に図4の右側の括弧と
要素310により、集積回路の周辺回路を形成するn−
MOSおよびp−MOSトランジスタの構造を示す。
【0010】ホトレジスト306のパターンを作った後
で、図5に示すように、レジスト層306で覆われてい
ない領域の窒化物層304をドライエッチする。図6
で、構造を約1050℃の蒸気中で約40分間加熱して
フィールド酸化物領域312を作る。フィールド酸化物
領域312の厚さは約400nmである。絶縁物は、珪
素の局所的な酸化物以外で作ってもよい。その1つの例
は溝絶縁である。
【0011】この構造から、図7の構造を生成する一連
の注入段階を行う。まず、たとえば約6x1012cm-3
の量の燐を約500keVのエネルギーで注入して深い
井戸320を作る。上にメモリセルを作るp井戸322
と、上にn−MOS周辺トランジスタを作るp井戸32
4の注入は、3段階のホウ素注入工程を含む。ホウ素の
第1注入量は約300keVのエネルギーで約8.0x
1012cm-3、第2注入量は約180keVで約9.0
x1012cm-3、第3注入量は約20keVで約2.0
x1012cm-3、である。上にp−MOS周辺トランジ
スタを作るn井戸326は2段階のたとえばホウ素の注
入を含む。第1注入量は約500keVで約2.0x1
13cm-3、第2注入量は約250keVで約5.0x
1012cm-3、である。
【0012】図8で、注入段階の後で構造を清掃し、8
50℃の蒸気中でゲート酸化物330を作る。ゲート酸
化物の厚さは約9nmである。ゲートの相互接続はポリ
シリコン層332で構成し、これをケイ化タングステン
(WSi2 )層334で覆う。ポリシリコン層332の
厚さは約62nm、WSi2 層334の厚さは約120
nmである。次にこれらの層を、たとえばテトラエチル
オルソシリケート(tetraethylorthosilicate)(TEO
S)の分解により作られた約10nmの厚さの酸化物層
336と、約200nmの厚さの窒化物層338で覆
う。
【0013】図9で、ホトレジストと反射防止層(まと
めて要素340で示す)を堆積させてパターンを作り、
トランジスタゲートの所望の場所を覆う。次に、ホトレ
ジスト340で覆われない層332、334、336、
338を除去すると図10の構造が残る。ゲート構造3
42はメモリセルの語線を構成し、構造344と346
は例示の周辺p−MOSおよびn−MOSトランジスタ
のゲートをそれぞれ構成する。図9以下の図に示すゲー
トと語線の数は、記憶セルコンデンサを分かりやすく示
すように選んだ。当業者が理解するように、メモリアレ
ーはこの図より多くの同様に配列した語線、トランジス
タ、記憶セルコンデンサを含む。
【0014】図11で、ポリシリコン層332とWSi
2 層334を酸化して、約9.5nmの厚さの側壁酸化
物348を作る。次に、p−MOSトランジスタ347
をマスクして、メモリセル・ゲート342とn−MOS
ゲート346の両側面上に最初のn−型の軽くドープさ
れたドレン(LDD)領域350を注入する。次にメモ
リセルをマスクして、n−MOSトランジスタ349の
ために第2のLDD注入を行う。同様に、次にメモリセ
ル・トランジスタとn−MOSトランジスタ349をマ
スクしてp−型ドーパントを注入し、ゲート344の両
側にLDDパターン350を作る。
【0015】図12で、全構造の上に約100nmの厚
さの窒化物層352を作る。次に窒化物層352を非等
方的にエッチして、ゲート構造の側壁を除く構造の全て
の部分からこの層を除去する。次にn−MOSトランジ
スタとp−MOSトランジスタを交互に露出させて、た
とえば高密度の砒素とホウ素の注入を行い、前にLDD
注入を行った領域350内に高度にドープされたソース
およびドレン接点(別個には示していない)を作る。
【0016】ソース/ドレンのドーパントを注入した
後、構造の上に酸化物層354を作る。これには、まず
TEOSを分解して約50nmの酸化物層を作り、次に
約500nmの厚さのボロホスホシリケート(borophosp
hosilicate)ガラス(BPSG)の層を堆積させる。次
に図13に示すように、酸化物層を約120nmの厚さ
にエッチバックする。
【0017】図14で、ホトレジスト356を堆積させ
てパターンを作り、ビット線をメモリセル・トランジス
タに接触させる領域を露出させる。次に酸化物層354
の露出部を、一酸化炭素(CO)を主エッチ液として、
約100ミリトルの圧力の下に1500ワットのRF電
力を用いて、非等方的な反応イオンエッチング工程で除
去する。COエッチングを行う際に、ゲート構造342
の側壁を覆う窒化物352の除去は比較的少ない。酸化
物をエッチし、マスク・ホトレジストを除去すると、図
15に示す構造が得られる。
【0018】図16で、ソース/ドレン注入領域350
にビット線を接触させる。このため、まずポリシリコン
層358を約62.0nmの厚さに堆積させて酸化物3
54の表面を覆い、図14と図15に関して説明したエ
ッチングにより窪みを残す。ポリシリコン層358の堆
積中にたとえば燐を約1.65x1020cm-3の濃度に
ドープする。ポリシリコン層358を約120.0nm
の厚さのWSi2 層360で覆い、ビット線相互接続の
全抵抗を下げる。次にWSi2 層360を約200.0
nmの厚さの窒化物層362で覆う。
【0019】図17で、窒化物層362、WSi2 層3
60、ポリシリコン層358をホトレジスト364で覆
う。ホトレジスト364のパターンを作り、記憶セルコ
ンデンサがメモリセル・トランジスタのソース/ドレン
接点353と接触する場所を露出させる。窒化物層36
2、WSi2 層360、ポリシリコン層358を非等方
的にエッチして除去する。窒化物層362はたとえばS
6 を主エッチ液として反応イオンエッチング装置を用
いて除去し、WSi2 層とポリシリコン層はたとえば塩
素エッチにより除去する。
【0020】次に図18で、構造の表面上に約100n
mの厚さの窒化珪素の層を堆積させて側壁窒化物366
を作る。次に、たとえばSF6 を主エッチ液として用い
てこの窒化物を非等方的にエッチして、酸化物層354
の表面と窒化物層362の表面から窒化物層を除去し、
窒化物側壁366だけを残す。
【0021】図19で、約25nmの厚さのエッチ止め
窒化物層368を構造の表面上に堆積させる。次にTE
OSの分解により、冠酸化物層370をエッチ止め窒化
物層の上に約500nmの厚さに堆積させる。図20
で、ホトレジスト層371を堆積させてパターンを作
り、記憶セルコンデンサの所望の場所の上の冠酸化物層
370の部分を露出させる。次に図21において、たと
えば一酸化炭素を主エッチ液として非等方的にエッチし
て、冠酸化物層370の露出部を除去する。冠酸化物層
370と酸化物層354の除去の際に、窒化物側壁35
2と366の垂直部の除去は比較的少ない。これは、反
応イオンエッチング工程が非等方的であり、また一酸化
炭素エッチ液は酸化物層と窒化物層を選択的に除去する
からである。しかし窒化物層362と側壁366および
352の水平面は一般にエッチングの方向に垂直なの
で、図21に示すようにこれらの窒化物領域の比較的多
くの部分がエッチング中に除去される。得られる構造
は、その下部が側壁窒化物352と、酸化物層354
と、窒化物側壁366により形成される空隙を含む。
【0022】図20に示す段階で、ホトレジスト層37
1のパターン化された隙間は、図21で作られる空隙の
下部よりかなり広い。図20のホトレジスト371の隙
間は十分広い(一般に0.7μmから1.0μmの間)
ので、冠酸化物層370と酸化物層354の除去は1段
階のエッチングで行うことができる。窒化物側壁366
と352により、エッチングは空隙の底部内の露出した
接触領域353(一般に約0.36μm)と一致する比
較的狭い幅に制限される。またホトレジスト371は、
本質的に冠酸化物層370の一部の除去により作られる
空隙の上部領域の寸法を規定する。空隙の上部、すなわ
ち冠酸化物層370の側面と窒化物領域362と366
の底部から成る部分、の幅は、窒化物側壁366と35
2により決定される下部の幅の少なくとも約2倍はある
ことが好ましい。上に述べた1段階のエッチングから得
られる空隙は比較的大きな表面積を持ち、冠セルすなわ
ちスタック型セルコンデンサをその中で作ることができ
る。
【0023】酸化物層354を除去すると、メモリセル
・トランジスタのソース/ドレンの接点353が露出す
る。次に図22で、記憶セルコンデンサの底部電極とな
るポリシリコン層372を堆積させることにより、トラ
ンジスタとの電気的接触が確立される。ポリシリコン層
372の厚さは約62nmで、たとえば燐を約1.65
x1020cm-3の濃度にドープする。次に図23で、ガ
ラス層374をスピンオンしてポリシリコン層372を
覆う。好ましくはガラス層374は、水素シルセスキオ
ザン(hydrogen silsesquioxane)(HSQ)を約400
nmの厚さにスピンオンする。図24でガラス層374
をエッチバックしてポリシリコン層372を露出させ
る。ガラス層374の一部は構造内に窪みとして残り、
記憶セルコンデンサの所望の場所と一致する。層374
のこれらの残部により、図25に示すように塩素を基材
としたエッチングでポリシリコン層372の露出部を除
去するときにこの層は保護される。
【0024】図26で、たとえばフッ化水素酸溶液を用
いて冠酸化物層370とスピンオンされたガラス層37
4の残部を除去し、図示のように基板の上に伸びる層3
72の垂直部分を残す。層372は各記憶セルコンデン
サの底板電極を形成する。
【0025】好ましくは図27に示すように全構造の上
に約6nmの窒化珪素を堆積させてコンデンサ誘電体層
376を作り、次に約850℃の蒸気中で約18分間酸
化させて、窒化物膜の欠陥密度を減らす。他の誘電体を
用いてもよい。たとえば五酸化タンタル、チタン酸バリ
ウム・ストロンチウム(barium strontium titanate)、
ジルコン酸チタン酸鉛(lead zirconate titanate)、チ
タン酸ストロンチウム・ビスマス(strontium bismuth t
itanate)などである。図28で、約85nmの厚さのポ
リシリコン層378をコンデンサ誘電体層376の上に
堆積させる。ポリシリコン層378は、たとえば燐を約
4.5x1020cm-3の濃度にドープする。
【0026】図29で、ポリシリコン層378をたとえ
ば塩素とSF6 の組合わせでエッチして、記憶セルコン
デンサのフィールドすなわち共通板電極の範囲を規定す
る。次に酸化物層380を構造の上に作る。これには、
まずTEOSを分解して約100nmの酸化物層を作
り、次にボロホスホシリケートガラス(BPSG)を約
800nmの厚さに堆積させる。次に酸化物層を約64
0nmの厚さにエッチバックする。
【0027】図30は、回路をパッケージに納める前の
構造の外見を示す。酸化物層380の上に、386を通
して周辺トランジスタ384に達する第1の金属層38
2を堆積させる。第1金属層382をホトレジストでパ
ターンを作って図のようにエッチし、集積回路の所望の
部分を接続する。次に酸化物層380と第1金属層38
2を酸化物層388で覆う。次に、392を通して第1
金属層382に達する第2金属層390を酸化物層38
8の上に堆積させる。第2金属層390をホトレジスト
でパターンを作って図のようにエッチし、集積回路の所
望の部分を接続する。酸化物層388と第2金属層39
0を酸化物層394で覆う。次に398を通して第2金
属層390に達するバリア金属層396を酸化物層39
4の上に堆積させる。第3金属層400をバリア金属層
396の上に堆積させ、ホトレジストでパターンを作
り、図のようにエッチして、集積回路の所望の部分を接
続する。次にバリア金属層396と第3金属層400を
酸化物層402で覆う。酸化物層402を窒化物層40
4で覆い、また窒化物層404をポリイミド層406で
覆う。
【0028】第2の好ましい実施の形態の工程では、第
1の好ましい実施の形態の工程における記憶コンデンサ
セルの冠部を形成する段階を修正して工程を簡単にす
る。特定すると、図19から図25に示した段階を、図
31から図35に示す段階に置き換える。第2の好まし
い実施の形態の工程の特徴は、記憶コンデンサセルの冠
部を作る前に、化学的・機械的研磨(CMP)を用いて
構造の表面を平らにすることである。
【0029】CMPは誘電体領域でも半導体領域でも平
坦にするのに用いることができる。この工程では化学的
および機械的磨耗を行う。化学的磨耗では、平らにする
表面をスラリを用いて化学的に弱くする。研磨するスラ
リは一般に塩基性溶液か酸性溶液の混合で、アルミナま
たはシリカの粒子を加えたスラリの化学的成分を含む。
機械的磨耗では、研磨パッドを用いてこれにウエーハま
たは層の表面を押しつける。研磨パッドとウエーハは共
に回転して表面の材料を除去する。次に除去した材料を
研磨パッドの端から洗い流し、さらにスラリを追加して
排液管に落とす。CMP平坦化により、後のデバイス処
理のための滑らかな傷のない表面が得られる。これは堆
積/エッチバックによる平坦化に比べて必要な段階が少
なく、除去の選択性と程度の制御性が優れている。
【0030】図31に示すように、第2の好ましい実施
の形態の工程ではCMPを用いる。この図で、冠酸化物
層470の表面はCMPを用いて平坦化されている。ス
ラリは化学的成分として水酸化カリウム(KOH)を含
む。
【0031】図32で、ホトレジスト層471を堆積さ
せてパターン化し、記憶セルコンデンサの所望の場所の
上の冠酸化物層470の部分を露出させる。次に図33
で、一酸化炭素を主エッチ液として用いて非等方的エッ
チング工程により冠酸化物層470の露出部を除去す
る。冠酸化物層470と酸化物層454の除去の際に、
窒化物側壁452と466の除去は比較的少なく、ビッ
ト線の上に窒化物層462が形成される。これは、反応
イオンエッチング工程が非等方的であり、また一酸化炭
素エッチ液は酸化物層と窒化物層を選択的に除去するか
らである。層470と454を除去すると、トランジス
タ接触領域453が露出する。
【0032】図22と同様に図34で、ポリシリコン層
472を酸化物層470の上に堆積させる。図23およ
び図24に示すスピンオン・ガラスおよびエッチバック
段階とは対照的に、図34の平坦化された酸化物層47
0により平らなポリシリコン層472ができる。したが
って、コンデンサの記憶ノード電極を形成する必要のな
い層472の部分は、化学薬品としてKOHを含むスラ
リを用いる別のCMP段階により容易に除去することが
できる。CMPにより層472の一部を除去すると、図
35に示す構造が得られる。この工程の残りの段階は、
第1の好ましい実施の形態の工程に関して図26から図
30に示した段階と同じである。
【0033】CMPを用いた酸化物層470の平坦化
は、スピンオン・ガラス(たとえばHSQ)で覆い、関
連するエッチバック段階を行って記憶セルコンデンサの
ポリシリコン冠を作る方法に代わる方法である。冠ポリ
シリコン層472を堆積させる前に酸化物層470を平
坦化することにより、平坦化された表面上に堆積するポ
リシリコン層472の部分(図34を参照)を選択的に
除去することができる。
【0034】この発明について例示の実施の形態を参照
して説明したが、この説明は制限的に解釈してはならな
い。例示の実施の形態の各種の修正や組合わせや、また
この発明の他の実施の形態は、この説明を参照すれば当
業者には明らかである。したがって、特許請求の範囲は
全てのこのような修正や実施の形態を含むものである。
【0035】たとえば、図21に示す空隙は半導体基板
の表面の接触領域353を底部とする狭い部分を持つも
のとして示した。当業者が理解するように、この空隙は
基板の表面ではなく後で覆う層または領域の表面にある
接触領域を底部とする形にしてよい。1つの例は、上位
ポリシリコン相互接続層である。
【0036】以上の説明に関して更に以下の項を開示す
る。 (1) 集積回路を製作する方法であって、半導体材料
の構造内に接触領域を作り、前記接触領域を除く前記半
導体材料の構造を第1の材料で覆い、前記第1材料と前
記接触領域を第2の材料の層で覆い、第2材料の前記層
の一部を除去して前記接触領域を露出させ、第2材料の
前記層の前記部分の前記除去により、前記第1材料の底
部と前記第2材料の側面により形成される空隙を作り、
前記接触領域に接触し前記底部と側面に従う導電層を前
記空隙内に作る、ステップを含む、集積回路を製作する
方法。
【0037】(2) 前記導電層の上に誘電体層を作
り、前記誘電体層の上に第2の導電層を作る、ステップ
をさらに含む、第1項記載の集積回路を製作する方法。 (3) 第1の材料で前記半導体材料の構造を覆う前記
ステップは、ビット線と前記ビット線の窒化物側壁の上
に窒化物層を堆積させることを含む、第1項記載の集積
回路を製作する方法。 (4) 前記第1材料と前記接触領域を覆う前記ステッ
プは酸化物層を堆積させることを含む、第1項記載の集
積回路を製作する方法。
【0038】(5) 前記空隙内に導電層を作る前記ス
テップはドープされたポリシリコンを堆積させることを
含む、第1項記載の集積回路を製作する方法。 (6) 誘電体層を作る前記ステップは、窒化物の層を
作った後で前記窒化物を酸化させることを含む、第2項
記載の集積回路を製作する方法。 (7) 第2の導電層を作る前記ステップはドープされ
たポリシリコンを堆積させることを含む、第2項記載の
集積回路を製作する方法。
【0039】(8) メモリ集積回路を製作する方法で
あって、基板の第1の表面に語線と第1および第2接触
領域を含むトランジスタを作り、前記第1接触領域に接
触するビット線を作り、前記ビット線の上に第1の材料
の第1の層を作り、前記第1層の上に第2の材料の第2
の層を作り、前記第2層内に空隙を作ることにより前記
第2接触領域を露出させ、前記空隙は前記第1層に実質
的に水平の底部と前記第2層に実質的に垂直な側面を持
ち、前記第2接触領域に接触し前記底部と側面に従う導
電層を前記空隙内に作る、ステップを含む、メモリ集積
回路を製作する方法。
【0040】(9) 前記導電層の上に誘電体層を作
り、前記誘電体層の上に第2の導電層を作る、ステップ
をさらに含む、第8項記載のメモリ集積回路を製作する
方法。 (10) 前記ビット線の上に側壁を作るステップをさ
らに含む、第8項記載のメモリ集積回路を製作する方
法。 (11) 側壁を作る前記ステップは窒化物側壁を作る
ことを含む、第10項記載のメモリ集積回路を製作する
方法。
【0041】(12) 前記ビット線の上に第1の材料
の第1の層を作る前記ステップは窒化物を堆積させるこ
とを含む、第8項記載のメモリ集積回路を製作する方
法。 (13) 前記第1層の上に第2の材料の第2の層を作
る前記ステップは酸化物を堆積させることを含む、第8
項記載のメモリ集積回路を製作する方法。 (14) 前記空隙内に第1の導電層を作る前記ステッ
プはドープされたポリシリコンを堆積させることを含
む、第8項記載のメモリ集積回路を製作する方法。
【0042】(15) 誘電体層を作る前記ステップ
は、窒化物の層を作った後で前記窒化物を酸化させるこ
とを含む、第9項記載のメモリ集積回路を製作する方
法。 (16) 第2の導電層を作る前記ステップはドープさ
れたポリシリコンを堆積させることを含む、第9項記載
のメモリ集積回路を製作する方法。
【0043】(17) 集積回路であって、接触領域の
底部および第1の幅の頂部を持つ下部領域と前記第1幅
より大きな幅を持つ上部領域を含む、多層材料の構造内
の空隙と、前記接触領域に接触し前記空隙の前記下部領
域と上部領域に従う、前記空隙内の導電層、を備える集
積回路。
【0044】(18) 前記導電層の上の誘電体の層
と、前記誘電体層の上の第2の導電層、をさらに備え
る、第17項記載の集積回路。 (19) 多層材料の構造は窒化物領域と酸化物領域を
備える、第17項記載の集積回路。 (20) 前記第1幅は前記多層材料の構造内の窒化物
領域により規定され、前記上部領域の前記幅は前記多層
材料の構造内の酸化物層の上に作られたマスク層により
規定される、第17項記載の集積回路。
【0045】(21) 前記導電層はドープされたポリ
シリコンを含む、第17項記載の集積回路。 (22) 前記誘電体層は酸化された窒化物の層を含
む、第18項記載の集積回路。 (23) 前記第2の導電層はドープされたポリシリコ
ンを含む、第18項記載の集積回路。
【0046】(24) メモリ集積回路内に冠セルコン
デンサを製作する工程である。この工程は、半導体基板
300の表面に接触領域353を持つトランジスタを作
る段階を含む。接触領域を除いてこのトランジスタを第
1の材料362と366で覆い、次に第1材料と接触領
域を第2の材料の層370で覆う。接触領域を覆う第2
層の部分を除去して接触領域を露出させ、第2層の部分
を除去したときに第1材料で作る底部と第2材料で作る
側面により形成される空隙ができるようにする。この工
程の次の段階で、接触領域に接触して底部および側面に
従う第1の導電層372を空隙内に作り、第1導電層の
上に誘電体層376を作り、誘電体層の上に第2の導電
層378を作る。関連出願の相互参照 この出願は、同日出願の米国特許出願番号第08/
号(テキサス・インスツルメンツ社文書番号第T
I−20690号)に関する主題を含む。
【図面の簡単な説明】
この発明の特徴は、添付の図面を参照して詳細な説明を
読めばよく理解することができる。
【図1】従来のメモリセルの略図。
【図2】aは、プレーナコンデンサを持つ従来のメモリ
セルの断面図。bは、スタック化セルコンデンサを持つ
従来のメモリセルの断面図。
【図3】第1の好ましい実施の形態の工程における一段
階の断面図。
【図4】第1の好ましい実施の形態の工程における一段
階の断面図。
【図5】第1の好ましい実施の形態の工程における一段
階の断面図。
【図6】第1の好ましい実施の形態の工程における一段
階の断面図。
【図7】第1の好ましい実施の形態の工程における一段
階の断面図。
【図8】第1の好ましい実施の形態の工程における一段
階の断面図。
【図9】第1の好ましい実施の形態の工程における一段
階の断面図。
【図10】第1の好ましい実施の形態の工程における一
段階の断面図。
【図11】第1の好ましい実施の形態の工程における一
段階の断面図。
【図12】第1の好ましい実施の形態の工程における一
段階の断面図。
【図13】第1の好ましい実施の形態の工程における一
段階の断面図。
【図14】第1の好ましい実施の形態の工程における一
段階の断面図。
【図15】第1の好ましい実施の形態の工程における一
段階の断面図。
【図16】第1の好ましい実施の形態の工程における一
段階の断面図。
【図17】第1の好ましい実施の形態の工程における一
段階の断面図。
【図18】第1の好ましい実施の形態の工程における一
段階の断面図。
【図19】第1の好ましい実施の形態の工程における一
段階の断面図。
【図20】第1の好ましい実施の形態の工程における一
段階の断面図。
【図21】第1の好ましい実施の形態の工程における一
段階の断面図。
【図22】第1の好ましい実施の形態の工程における一
段階の断面図。
【図23】第1の好ましい実施の形態の工程における一
段階の断面図。
【図24】第1の好ましい実施の形態の工程における一
段階の断面図。
【図25】第1の好ましい実施の形態の工程における一
段階の断面図。
【図26】第1の好ましい実施の形態の工程における一
段階の断面図。
【図27】第1の好ましい実施の形態の工程における一
段階の断面図。
【図28】第1の好ましい実施の形態の工程における一
段階の断面図。
【図29】第1の好ましい実施の形態の工程における一
段階の断面図。
【図30】第1の好ましい実施の形態の工程における一
段階の断面図。
【図31】第2の好ましい実施の形態の工程における一
段階の断面図。
【図32】第2の好ましい実施の形態の工程における一
段階の断面図。
【図33】第2の好ましい実施の形態の工程における一
段階の断面図。
【図34】第2の好ましい実施の形態の工程における一
段階の断面図。
【図35】第2の好ましい実施の形態の工程における一
段階の断面図。
【符号の説明】 300 半導体基板 353 接触領域 362 窒化物層 366 窒化物側壁 370 酸化物層 372 第1導電層 376 誘電体層 378 第2導電層

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 集積回路を製作する方法であって、 半導体材料の構造内に接触領域を作り、 前記接触領域を除く前記半導体材料の構造を第1の材料
    で覆い、 前記第1材料と前記接触領域を第2の材料の層で覆い、 第2材料の前記層の一部を除去して前記接触領域を露出
    させ、第2材料の前記層の前記部分の前記除去により、
    前記第1材料の底部と前記第2材料の側面により形成さ
    れる空隙を作り、 前記接触領域に接触し前記底部と側面に従う導電層を前
    記空隙内に作る、ステップを含む、集積回路を製作する
    方法。
  2. 【請求項2】 集積回路であって、 接触領域の底部および第1の幅の頂部を持つ下部領域と
    前記第1幅より大きな幅を持つ上部領域を含む、多層材
    料の構造内の空隙と、 前記接触領域に接触し前記空隙の前記下部領域と上部領
    域に従う、前記空隙内の導電層、を備える集積回路。
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