JPH10150168A - メモリ集積回路の製作方法 - Google Patents

メモリ集積回路の製作方法

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JPH10150168A
JPH10150168A JP9313746A JP31374697A JPH10150168A JP H10150168 A JPH10150168 A JP H10150168A JP 9313746 A JP9313746 A JP 9313746A JP 31374697 A JP31374697 A JP 31374697A JP H10150168 A JPH10150168 A JP H10150168A
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capacitor
gap
nitride
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Takayuki Niuya
貴行 丹生谷
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Texas Instruments Inc
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Abstract

(57)【要約】 【課題】 ＤＲＡＭのダイ領域を占める記憶コンデンサ
を小さくするためのスタック化セルコンデンサを、簡単
な工程で製作する方法を提供する。 【解決手段】 まず半導体基板の表面に接触領域４５３
を持つトランジスタを作る。接触領域を除いてトランジ
スタを第１の材料４６２と４６６で覆う。接触領域と第
１材料を第２の材料の層４７０で覆い、化学的・機械的
な研磨などの方法を用いて平坦化する。第２材料の層の
一部を除去して、第１材料で作る底部と第２材料で作る
側面を持つ空隙を作り、接触領域を露出させる。次に底
部と側面に従う第１導電層４７２を空隙内に作る。第１
導電層は第１層４７０の表面の上にも伸びる。次に、下
の層４７０が平坦なので、化学的・機械的研磨により第
１導電層のこの部分を空隙内の層４７２の部分から選択
的に除去する。次に、空隙内の第１導電層の上に誘電体
層を作り、誘電体層の上に第２の導電層、すなわちフィ
ールド板を作る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は一般にメモリ集積
回路に関し、より特定すると、ダイナミック・ランダム
アクセスメモリ集積回路に関する。
【０００２】
【従来の技術】ダイナミック・ランダムアクセスメモリ
集積回路（ＤＲＡＭ）はディジタル情報を一時的に記憶
する。ＤＲＡＭの特徴は、回路に記憶した情報が、リフ
レッシュしないと急速に消失することである。ＤＲＡＭ
内の情報の記憶が一時的である理由は、コンデンサを充
電した形でデータを記憶するからである。図１に示すセ
ルはメモリ回路の中心部であって、パストランジスタ１
０４とコンデンサ１０６に語線１００とビット線１０２
が接続している。語線１００の電圧が上昇するとパスト
ランジスタ１０４は導通して、ビット線１０２は記憶コ
ンデンサ１０６に接続する。セル内に記憶される情報
は、記憶コンデンサが充電されるか放電されるかに対応
する。コンデンサの電荷は漏れるので、充電されたコン
デンサに対応する情報を含むセルは、リフレッシュしな
いと、すぐ放電されたコンデンサに対応する情報を含む
ようになる。
【０００３】電荷の漏れに対する普通の対策は、単純に
コンデンサの寸法を大きくすることである。しかし多く
のＤＲＡＭ回路では記憶コンデンサだけで回路のダイ領
域の５０％から６０％を占めるので、この方法はセルの
寸法を小さくするという絶え間ない要請に逆行する。ダ
イ領域にこのような負担をかけると、セルの設計は記憶
コンデンサを基板面にではなく基板面の上に伸びる突起
の上に作ることになる。このような垂直に形成されたコ
ンデンサをこの技術では「スタック型セル(stacked cel
l)」と呼ぶ。スタック型セルを用いると、半導体の貴重
なダイ領域を使わずに記憶容量を高めることができる。
【０００４】図２ａは従来のプレーナＤＲＡＭセルを示
し、図２ｂは従来のスタック化セルを示す。図２ａで、
トランジスタに接続するコンデンサの「記憶ノード」す
なわち端子は、コンデンサ誘電体２０２の下の半導体基
板２００内にある。プレーナコンデンサの他方の端子、
すなわちフィールド板は一般にポリシリコンであって、
要素２０４で示す。語線２０６はパストランジスタのゲ
ート相互接続を構成して、ゲート誘電体２０８の上に、
かつソースおよびドレン注入領域２１０の間にある。ビ
ット線２１２は語線および記憶コンデンサの上を垂直に
走る。図２ｂに示すスタック型セルでは、コンデンサの
両板はポリシリコンである。記憶ノード２５０は回旋状
であって、トランジスタ接触領域２６０だけで基板に接
触する。語線２５６とビット線２６２は、本来は図２ａ
の構造と同じ位置にある。コンデンサ誘電体２５２は一
般に酸化物か、または酸化物と窒化物の組合わせであ
る。フィールド板２５４は記憶ノード２５０の回旋に従
い、図２ａのコンデンサより表面積の大きなコンデンサ
を形成する。図２ｂのスタック型セルが占めるダイ領域
は、図２ａの構造と比べると明らかに非常に小さい。
【０００５】
【発明が解決しようとする課題】ＤＲＡＭの将来世代の
設計者は、ダイ領域を占める記憶コンデンサの大きさを
図２ｂに示す構造より小さくするよう要求する。スタッ
ク型セルコンデンサを作る従来のプロセスの１つの問題
は、コンデンサを垂直にするためにコンデンサを形成す
る層（一般に酸化物）が比較的厚くなることである。コ
ンデンサからパストランジスタの接触領域（ソースまた
はドレン）への接触は、層が厚いと複雑になる。これ
は、多くの場合に接触領域の寸法が０．５μｍより小さ
いからであり、ＤＲＡＭの将来世代はさらに一層小さく
なる方向にある。厚い層の中にこのような小さな隙間を
作ることは非常に困難であり、また工程を複雑にする原
因になる。たとえば従来の工程は約０．３６μｍの隙間
を持つポリシリコンまたは窒化珪素のハードマスクを用
いて、酸化物の厚い層の中にこのような小さな孔をエッ
チするのに必要な選択性を得ている。このようなハード
マスクを用いても、５０％以上程度の深さが必要なとき
は、達成できるエッチング深さは多くの場合わずか約
１．０μｍである。必要な深さを達成するため、従来の
工程は一般に多重マスク段階を用いている。この方法で
は、厚い酸化物層で覆う前に、トランジスタに接触する
コンデンサの底部を作る。次にポリシリコンに孔をあけ
た後、コンデンサの上部を形成するのに必要な厚い層を
かぶせる。従来の工程でコンデンサを作るのに必要な多
重マスク段階はこのように複雑であり、また経済的でな
い。この発明は、スタック型コンデンサの簡単な製作方
法を提供する。
【０００６】
【課題を解決するための手段】この発明の原理に従っ
て、ダイナミック・ランダムアクセスメモリ集積回路内
の記憶セルとして一般に用いられる型のコンデンサを製
作する工程を開示する。この工程は、化学的・機械的エ
ッチング法による表面平坦化と、下にある異なる層から
薄い層を選択的に除去する方法を利用する。詳しく言う
と、基板の表面に接触領域を作る段階と、次に前記表面
と接触領域の上に第１の層を作る段階を含む工程を開示
する。次に、たとえば化学的・機械的研磨を用いて、第
１層の表面を平坦化する。次に第１層の一部を除去し
て、中にコンデンサを形成するための空隙すなわち凹所
を第１層内に作る。次にたとえばポリシリコンの下部電
極層を、第１層の表面上に前記空隙に従って堆積させ
る。次に化学的・機械的研磨を用いて第１層の表面から
下部電極層の一部を除去し、下部電極層は空隙内に残
す。次に空隙内に残った下部電極層の部分の上に誘電体
層を作り、次にたとえばポリシリコンの上部電極層を作
る。
【０００７】さらにこの発明の原理に従って、メモリ集
積回路を製作する方法を開示する。この方法は半導体基
板の表面に接触領域を持つトランジスタを作る段階を含
む。次に、接触領域を除いてトランジスタを第１の材料
で覆う。接触領域と第１材料を第２の材料の層で覆い、
次に化学的・機械的研磨などの方法を用いてこれを平坦
化する。第２材料の層の一部を除去して、第１材料で作
る底部と第２材料で作る側面を持つ空隙を作る。さら
に、接触領域を空隙内に露出させる。次に空隙内にたと
えばポリシリコンの第１の導電層を、底部と側面に従っ
て作る。第１導電層は第２材料の層の表面の上にも伸び
る。次に、下の層が平面なので、化学的・機械的研磨に
よりこの部分を選択的に除去して空隙内の層の部分から
分離する。工程はさらに続いて、空隙内の第１導電層の
上に誘電体層を作り、さらに誘電体層の上に第２導電
層、すなわちフィールド板を作る。
【０００８】メモリ記憶セルの冠部すなわちスタック化
部を作る層を平坦化すると、後で覆った層を化学的・機
械的研磨を用いて除去することができるので、工程が簡
単になる。この工程は、スピンオンすなわち水素シルセ
スキオザン(hydrogen silsesquioxane）ガラスとエッチ
バック段階を用いてコンデンサの冠部すなわちスタック
化部を作るという工程に代わる簡単な工程である。
【０００９】
【発明の実施の形態】
【実施例】この発明の第１の好ましい実施の形態を図３
−図３０に示す。図３で、厚さ約１３．５ｎｍの二酸化
珪素（ＳｉＯ2 ）の層３０２をｐ型背景ドーピングのシ
リコン基板３００の上に作る。次に、厚さ約１４０ｎｍ
の窒化珪素（Ｓｉ3 Ｎ4 ）の層３０４を酸化物層３０２
に上に作る。図４において、ホトレジストと反射防止膜
（まとめて層３０６で示す）を窒化物層３０４の上に堆
積させてパターンを作る。図４から図２９はＤＲＡＭ回
路の断面図で、メモリセルは図の左側に形成され、一般
に括弧と要素３０８で示す。一般に図４の右側の括弧と
要素３１０により、集積回路の周辺回路を形成するｎ−
ＭＯＳおよびｐ−ＭＯＳトランジスタの構造を示す。
【００１０】ホトレジスト３０６のパターンを作った後
で、図５に示すように、レジスト層３０６で覆われてい
ない領域の窒化物層３０４をドライエッチする。図６
で、構造を約１０５０℃の蒸気中で約４０分間加熱して
フィールド酸化物領域３１２を作る。フィールド酸化物
領域３１２の厚さは約４００ｎｍである。絶縁物は、珪
素の局所的な酸化物以外で作ってもよい。その１つの例
は溝絶縁である。
【００１１】この構造から、図７の構造を生成する一連
の注入段階を行う。まず、たとえば約６ｘ１０12ｃｍ-3
の量の燐を約５００ｋｅＶのエネルギーで注入して深い
井戸３２０を作る。上にメモリセルを作るｐ井戸３２２
と、上にｎ−ＭＯＳ周辺トランジスタを作るｐ井戸３２
４の注入は、３段階のホウ素注入工程を含む。ホウ素の
第１注入量は約３００ｋｅＶのエネルギーで約８．０ｘ
１０12ｃｍ-3、第２注入量は約１８０ｋｅＶで約９．０
ｘ１０12ｃｍ-3、第３注入量は約２０ｋｅＶで約２．０
ｘ１０12ｃｍ-3、である。上にｐ−ＭＯＳ周辺トランジ
スタを作るｎ井戸３２６は２段階のたとえばホウ素の注
入を含む。第１注入量は約５００ｋｅＶで約２．０ｘ１
０13ｃｍ-3、第２注入量は約２５０ｋｅＶで約５．０ｘ
１０12ｃｍ-3、である。
【００１２】図８で、注入段階の後で構造を清掃し、８
５０℃の蒸気中でゲート酸化物３３０を作る。ゲート酸
化物の厚さは約９ｎｍである。ゲートの相互接続はポリ
シリコン層３３２で構成し、これをケイ化タングステン
（ＷＳｉ2 ）層３３４で覆う。ポリシリコン層３３２の
厚さは約６２ｎｍ、ＷＳｉ2 層３３４の厚さは約１２０
ｎｍである。次にこれらの層を、たとえばテトラエチル
オルソシリケート(tetraethylorthosilicate）（ＴＥＯ
Ｓ）の分解により作られた約１０ｎｍの厚さの酸化物層
３３６と、約２００ｎｍの厚さの窒化物層３３８で覆
う。
【００１３】図９で、ホトレジストと反射防止層（まと
めて要素３４０で示す）を堆積させてパターンを作り、
トランジスタゲートの所望の場所を覆う。次に、ホトレ
ジスト３４０で覆われない層３３２、３３４、３３６、
３３８を除去すると図１０の構造が残る。ゲート構造３
４２はメモリセルの語線を構成し、構造３４４と３４６
は例示の周辺ｐ−ＭＯＳおよびｎ−ＭＯＳトランジスタ
のゲートをそれぞれ構成する。図９以下の図に示すゲー
トと語線の数は、記憶セルコンデンサを分かりやすく示
すように選んだ。当業者が理解するように、メモリアレ
ーはこの図より多くの同様に配列した語線、トランジス
タ、記憶セルコンデンサを含む。
【００１４】図１１で、ポリシリコン層３３２とＷＳｉ
2 層３３４を酸化して、約９．５ｎｍの厚さの側壁酸化
物３４８を作る。次に、ｐ−ＭＯＳトランジスタ３４７
をマスクして、メモリセル・ゲート３４２とｎ−ＭＯＳ
ゲート３４６の両側面上に最初のｎ−型の軽くドープさ
れたドレン（ＬＤＤ）領域３５０を注入する。次にメモ
リセルをマスクして、ｎ−ＭＯＳトランジスタ３４９の
ために第２のＬＤＤ注入を行う。同様に、次にメモリセ
ル・トランジスタとｎ−ＭＯＳトランジスタ３４９をマ
スクしてｐ−型ドーパントを注入し、ゲート３４４の両
側にＬＤＤパターン３５０を作る。
【００１５】図１２で、全構造の上に約１００ｎｍの厚
さの窒化物層３５２を作る。次に窒化物層３５２を非等
方的にエッチして、ゲート構造の側壁を除く構造の全て
の部分からこの層を除去する。次にｎ−ＭＯＳトランジ
スタとｐ−ＭＯＳトランジスタを交互に露出させて、た
とえば高密度の砒素とホウ素の注入を行い、前にＬＤＤ
注入を行った領域３５０内に高度にドープされたソース
およびドレン接点（別個には示していない）を作る。
【００１６】ソース／ドレンのドーパントを注入した
後、構造の上に酸化物層３５４を作る。これには、まず
ＴＥＯＳを分解して約５０ｎｍの酸化物層を作り、次に
約５００ｎｍの厚さのボロホスホシリケート(borophosp
hosilicate)ガラス（ＢＰＳＧ）の層を堆積させる。次
に図１３に示すように、酸化物層を約１２０ｎｍの厚さ
にエッチバックする。
【００１７】図１４で、ホトレジスト３５６を堆積させ
てパターンを作り、ビット線をメモリセル・トランジス
タに接触させる領域を露出させる。次に酸化物層３５４
の露出部を、一酸化炭素（ＣＯ）を主エッチ液として、
約１００ミリトルの圧力の下に１５００ワットのＲＦ電
力を用いて、非等方的な反応イオンエッチング工程で除
去する。ＣＯエッチングを行う際に、ゲート構造３４２
の側壁を覆う窒化物３５２の除去は比較的少ない。酸化
物をエッチし、マスク・ホトレジストを除去すると、図
１５に示す構造が得られる。
【００１８】図１６で、ソース／ドレン注入領域３５０
にビット線を接触させる。このため、まずポリシリコン
層３５８を約６２．０ｎｍの厚さに堆積させて酸化物３
５４の表面を覆い、図１４と図１５に関して説明したエ
ッチングにより窪みを残す。ポリシリコン層３５８の堆
積中にたとえば燐を約１．６５ｘ１０20ｃｍ-3の濃度に
ドープする。ポリシリコン層３５８を約１２０．０ｎｍ
の厚さのＷＳｉ2 層３６０で覆い、ビット線相互接続の
全抵抗を下げる。次にＷＳｉ2 層３６０を約２００．０
ｎｍの厚さの窒化物層３６２で覆う。
【００１９】図１７で、窒化物層３６２、ＷＳｉ2 層３
６０、ポリシリコン層３５８をホトレジスト３６４で覆
う。ホトレジスト３６４のパターンを作り、記憶セルコ
ンデンサがメモリセル・トランジスタのソース／ドレン
接点３５３と接触する場所を露出させる。窒化物層３６
２、ＷＳｉ2 層３６０、ポリシリコン層３５８を非等方
的にエッチして除去する。窒化物層３６２はたとえばＳ
Ｆ6 を主エッチ液として反応イオンエッチング装置を用
いて除去し、ＷＳｉ2 層とポリシリコン層はたとえば塩
素エッチにより除去する。
【００２０】次に図１８で、構造の表面上に約１００ｎ
ｍの厚さの窒化珪素の層を堆積させて側壁窒化物３６６
を作る。次に、たとえばＳＦ6 を主エッチ液として用い
てこの窒化物を非等方的にエッチして、酸化物層３５４
の表面と窒化物層３６２の表面から窒化物層を除去し、
窒化物側壁３６６だけを残す。
【００２１】図１９で、約２５ｎｍの厚さのエッチ止め
窒化物層３６８を構造の表面上に堆積させる。次にＴＥ
ＯＳの分解により、冠酸化物層３７０をエッチ止め窒化
物層の上に約５００ｎｍの厚さに堆積させる。図２０
で、ホトレジスト層３７１を堆積させてパターンを作
り、記憶セルコンデンサの所望の場所の上の冠酸化物層
３７０の部分を露出させる。次に図２１において、たと
えば一酸化炭素を主エッチ液として非等方的にエッチし
て、冠酸化物層３７０の露出部を除去する。冠酸化物層
３７０と酸化物層３５４の除去の際に、窒化物側壁３５
２と３６６の垂直部の除去は比較的少ない。これは、反
応イオンエッチング工程が非等方的であり、また一酸化
炭素エッチ液は酸化物層と窒化物層を選択的に除去する
からである。しかし窒化物層３６２と側壁３６６および
３５２の水平面は一般にエッチングの方向に垂直なの
で、図２１に示すようにこれらの窒化物領域の比較的多
くの部分がエッチング中に除去される。得られる構造
は、その下部が側壁窒化物３５２と、酸化物層３５４
と、窒化物側壁３６６により形成される空隙を含む。
【００２２】図２０に示す段階で、ホトレジスト層３７
１のパターン化された隙間は、図２１で作られる空隙の
下部よりかなり広い。図２０のホトレジスト３７１の隙
間は十分広い（一般に０．７μｍから１．０μｍの間）
ので、冠酸化物層３７０と酸化物層３５４の除去は１段
階のエッチングで行うことができる。窒化物側壁３６６
と３５２により、エッチングは空隙の底部内の露出した
接触領域３５３（一般に約０．３６μｍ）と一致する比
較的狭い幅に制限される。またホトレジスト３７１は、
本質的に冠酸化物層３７０の一部の除去により作られる
空隙の上部領域の寸法を規定する。空隙の上部、すなわ
ち冠酸化物層３７０の側面と窒化物領域３６２と３６６
の底部から成る部分、の幅は、窒化物側壁３６６と３５
２により決定される下部の幅の少なくとも約２倍はある
ことが好ましい。上に述べた１段階のエッチングから得
られる空隙は比較的大きな表面積を持ち、冠セルすなわ
ちスタック型セルコンデンサをその中で作ることができ
る。
【００２３】酸化物層３５４を除去すると、メモリセル
・トランジスタのソース／ドレンの接点３５３が露出す
る。次に図２２で、記憶セルコンデンサの底部電極とな
るポリシリコン層３７２を堆積させることにより、トラ
ンジスタとの電気的接触が確立される。ポリシリコン層
３７２の厚さは約６２ｎｍで、たとえば燐を約１．６５
ｘ１０20ｃｍ-3の濃度にドープする。次に図２３で、ガ
ラス層３７４をスピンオンしてポリシリコン層３７２を
覆う。好ましくはガラス層３７４は、水素シルセスキオ
ザン(hydrogen silsesquioxane)（ＨＳＱ）を約４００
ｎｍの厚さにスピンオンする。図２４でガラス層３７４
をエッチバックしてポリシリコン層３７２を露出させ
る。ガラス層３７４の一部は構造内に窪みとして残り、
記憶セルコンデンサの所望の場所と一致する。層３７４
のこれらの残部により、図２５に示すように塩素を基材
としたエッチングでポリシリコン層３７２の露出部を除
去するときにこの層は保護される。
【００２４】図２６で、たとえばフッ化水素酸溶液を用
いて冠酸化物層３７０とスピンオンされたガラス層３７
４の残部を除去し、図示のように基板の上に伸びる層３
７２の垂直部分を残す。層３７２は各記憶セルコンデン
サの底板電極を形成する。
【００２５】好ましくは図２７に示すように全構造の上
に約６ｎｍの窒化珪素を堆積させてコンデンサ誘電体層
３７６を作り、次に約８５０℃の蒸気中で約１８分間酸
化させて、窒化物膜の欠陥密度を減らす。他の誘電体を
用いてもよい。たとえば五酸化タンタル、チタン酸バリ
ウム・ストロンチウム(barium strontium titanate）、
ジルコン酸チタン酸鉛(lead zirconate titanate）、チ
タン酸ストロンチウム・ビスマス(strontium bismuth t
itanate)などである。図２８で、約８５ｎｍの厚さのポ
リシリコン層３７８をコンデンサ誘電体層３７６の上に
堆積させる。ポリシリコン層３７８は、たとえば燐を約
４．５ｘ１０20ｃｍ-3の濃度にドープする。
【００２６】図２９で、ポリシリコン層３７８をたとえ
ば塩素とＳＦ6 の組合わせでエッチして、記憶セルコン
デンサのフィールドすなわち共通板電極の範囲を規定す
る。次に酸化物層３８０を構造の上に作る。これには、
まずＴＥＯＳを分解して約１００ｎｍの酸化物層を作
り、次にボロホスホシリケートガラス（ＢＰＳＧ）を約
８００ｎｍの厚さに堆積させる。次に酸化物層を約６４
０ｎｍの厚さにエッチバックする。
【００２７】図３０は、回路をパッケージに納める前の
構造の外見を示す。酸化物層３８０の上に、３８６を通
して周辺トランジスタ３８４に達する第１の金属層３８
２を堆積させる。第１金属層３８２をホトレジストでパ
ターンを作って図のようにエッチし、集積回路の所望の
部分を接続する。次に酸化物層３８０と第１金属層３８
２を酸化物層３８８で覆う。次に、３９２を通して第１
金属層３８２に達する第２金属層３９０を酸化物層３８
８の上に堆積させる。第２金属層３９０をホトレジスト
でパターンを作って図のようにエッチし、集積回路の所
望の部分を接続する。酸化物層３８８と第２金属層３９
０を酸化物層３９４で覆う。次に３９８を通して第２金
属層３９０に達するバリア金属層３９６を酸化物層３９
４の上に堆積させる。第３金属層４００をバリア金属層
３９６の上に堆積させ、ホトレジストでパターンを作
り、図のようにエッチして、集積回路の所望の部分を接
続する。次にバリア金属層３９６と第３金属層４００を
酸化物層４０２で覆う。酸化物層４０２を窒化物層４０
４で覆い、また窒化物層４０４をポリイミド層４０６で
覆う。
【００２８】第２の好ましい実施の形態の工程では、第
１の好ましい実施の形態の工程における記憶コンデンサ
セルの冠部を形成する段階を修正して工程を簡単にす
る。特定すると、図１９から図２５に示した段階を、図
３１から図３５に示す段階に置き換える。第２の好まし
い実施の形態の工程の特徴は、記憶コンデンサセルの冠
部を作る前に、化学的・機械的研磨（ＣＭＰ）を用いて
構造の表面を平らにすることである。
【００２９】ＣＭＰは誘電体領域でも半導体領域でも平
坦にするのに用いることができる。この工程では化学的
および機械的磨耗を行う。化学的磨耗では、平らにする
表面をスラリを用いて化学的に弱くする。研磨するスラ
リは一般に塩基性溶液か酸性溶液の混合で、アルミナま
たはシリカの粒子を加えたスラリの化学的成分を含む。
機械的磨耗では、研磨パッドを用いてこれにウエーハま
たは層の表面を押しつける。研磨パッドとウエーハは共
に回転して表面の材料を除去する。次に除去した材料を
研磨パッドの端から洗い流し、さらにスラリを追加して
排液管に落とす。ＣＭＰ平坦化により、後のデバイス処
理のための滑らかな傷のない表面が得られる。これは堆
積／エッチバックによる平坦化に比べて必要な段階が少
なく、除去の選択性と程度の制御性が優れている。
【００３０】図３１に示すように、第２の好ましい実施
の形態の工程ではＣＭＰを用いる。この図で、冠酸化物
層４７０の表面はＣＭＰを用いて平坦化されている。ス
ラリは化学的成分として水酸化カリウム（ＫＯＨ）を含
む。
【００３１】図３２で、ホトレジスト層４７１を堆積さ
せてパターン化し、記憶セルコンデンサの所望の場所の
上の冠酸化物層４７０の部分を露出させる。次に図３３
で、一酸化炭素を主エッチ液として用いて非等方的エッ
チング工程により冠酸化物層４７０の露出部を除去す
る。冠酸化物層４７０と酸化物層４５４の除去の際に、
窒化物側壁４５２と４６６の除去は比較的少なく、ビッ
ト線の上に窒化物層４６２が形成される。これは、反応
イオンエッチング工程が非等方的であり、また一酸化炭
素エッチ液は酸化物層と窒化物層を選択的に除去するか
らである。層４７０と４５４を除去すると、トランジス
タ接触領域４５３が露出する。
【００３２】図２２と同様に図３４で、ポリシリコン層
４７２を酸化物層４７０の上に堆積させる。図２３およ
び図２４に示すスピンオン・ガラスおよびエッチバック
段階とは対照的に、図３４の平坦化された酸化物層４７
０により平らなポリシリコン層４７２ができる。したが
って、コンデンサの記憶ノード電極を形成する必要のな
い層４７２の部分は、化学薬品としてＫＯＨを含むスラ
リを用いる別のＣＭＰ段階により容易に除去することが
できる。ＣＭＰにより層４７２の一部を除去すると、図
３５に示す構造が得られる。この工程の残りの段階は、
第１の好ましい実施の形態の工程に関して図２６から図
３０に示した段階と同じである。
【００３３】ＣＭＰを用いた酸化物層４７０の平坦化
は、スピンオン・ガラス（たとえばＨＳＱ）で覆い、関
連するエッチバック段階を行って記憶セルコンデンサの
ポリシリコン冠を作る方法に代わる方法である。冠ポリ
シリコン層４７２を堆積させる前に酸化物層４７０を平
坦化することにより、平坦化された表面上に堆積するポ
リシリコン層４７２の部分（図３４を参照）を選択的に
除去することができる。
【００３４】この発明について例示の実施の形態を参照
して説明したが、この説明は制限的に解釈してはならな
い。例示の実施の形態の各種の修正や組合わせや、また
この発明の他の実施の形態は、この説明を参照すれば当
業者には明らかである。したがって、特許請求の範囲は
全てのこのような修正や実施の形態を含むものである。
【００３５】たとえば、図２１に示す空隙は半導体基板
の表面の接触領域３５３を底部とする狭い部分を持つも
のとして示した。当業者が理解するように、この空隙は
基板の表面ではなく後で覆う層または領域の表面にある
接触領域を底部とする形にしてよい。１つの例は、上位
ポリシリコン相互接続層である。
【００３６】以上の説明に関して更に以下の項を開示す
る。 （１） コンデンサを製作する方法であって、基板の上
に第１の層を作り、前記第１層の表面を平坦化し、前記
第１層の一部を除去して前記第１層内に空隙を作り、前
記第１層の前記表面の上と前記空隙内に下部電極層を作
り、前記下部電極層を化学的・機械的に研磨して前記下
部電極層を前記第１層の前記表面から除去し、前記空隙
内の前記下部電極層の残部の上に誘電体層を作り、前記
誘電体層の上に上部電極層を作る、ステップを含む、コ
ンデンサを製作する方法。
【００３７】（２） 第１の層を作る前記ステップは酸
化物を堆積させることを含む、第１項記載のコンデンサ
を製作する方法。 （３） 表面を平坦化する前記ステップは化学的・機械
的研磨を含む、第１項記載のコンデンサを製作する方
法。 （４） 下部電極層を作る前記ステップはドープされた
ポリシリコンを堆積させることを含む、第１項記載のコ
ンデンサを製作する方法。
【００３８】（５） 化学的・機械的に研磨する前記ス
テップは苛性カリを含むスラリで研磨することを含む、
第１項記載のコンデンサを製作する方法。 （６） 誘電体層を作る前記ステップは窒化物の層を作
った後で前記窒化物を酸化させることを含む、第１項記
載のコンデンサを製作する方法。 （７） 上部電極層を作る前記ステップはドープされた
ポリシリコンを堆積させることを含む、第１項記載のコ
ンデンサを製作する方法。
【００３９】（８） コンデンサを製作する方法であっ
て、基板の表面に接触領域を作り、前記表面と前記接触
領域の上に第１の層を作り、前記第１層の表面を平坦化
し、前記第１層の一部を除去して前記第１層内に空隙を
作り、前記第１層の前記表面の上と前記空隙内に前記接
触領域に接触する下部電極層を作り、前記下部電極層を
化学的・機械的に研磨して前記層を前記第１層の前記表
面から除去し、前記空隙内の前記下部電極層の残部の上
に誘電体層を作り、前記誘電体層の上に上部電極層を作
る、ステップを含む、コンデンサを製作する方法。
【００４０】（９） 第１の層を作る前記ステップは酸
化物を堆積させることを含む、第８項記載のコンデンサ
を製作する方法。 （１０） 表面を平坦化する前記ステップは化学的・機
械的研磨を含む、第８項記載のコンデンサを製作する方
法。 （１１） 下部電極層を作る前記ステップはドープされ
たポリシリコンを堆積させることを含む、第８項記載の
コンデンサを製作する方法。
【００４１】（１２） 化学的・機械的に研磨する前記
ステップは苛性カリを含むスラリで研磨することを含
む、第８項記載のコンデンサを製作する方法。 （１３） 誘電体層を作る前記ステップは窒化物の層を
作った後で前記窒化物を酸化させることを含む、第８項
記載のコンデンサを製作する方法。 （１４） 上部電極層を作る前記ステップはドープされ
たポリシリコンを堆積させることを含む、第８項記載の
コンデンサを製作する方法。
【００４２】（１５） メモリ集積回路を製作する方法
であって、半導体基板の表面に接触領域を持つトランジ
スタを作り、前記接触領域を除いて前記トランジスタを
第１の材料で覆い、前記第１材料と前記接触領域を第２
の材料の層で覆い、第２材料の前記層を平坦化し、第２
材料の前記層の一部を除去して前記接触領域を露出さ
せ、第２材料の前記層の前記部分の前記除去により前記
第１材料の底部と前記第２材料の側面で形成する空隙を
作り、前記接触領域に接触し、前記底部と側面に従う第
１の導電層を前記空隙内に作り、前記第１導電層を第２
材料の前記層の前記平坦化された表面上にも作り、前記
第１導電層を化学的・機械的に研磨して前記層を第２材
料の前記層の前記平坦化された表面から除去し、前記第
１導電層の上に誘電体層を作り、前記誘電体層の上に第
２の導電層を作る、ステップを含む、メモリ集積回路を
製作する方法。
【００４３】（１６） 前記トランジスタを第１の材料
で覆う前記ステップはビット線の上に窒化物層を、また
前記ビット線上に接して窒化物側壁を堆積させることを
含む、第１５項記載のメモリ集積回路を製作する方法。 （１７） 前記第１材料と前記接触領域を第２材料の層
で覆う前記ステップは酸化物層を堆積させることを含
む、第１５項記載のメモリ集積回路を製作する方法。 （１８） 第２材料の前記層を平坦化する前記ステップ
は化学的・機械的研磨を含む、第１５項記載のメモリ集
積回路を製作する方法。
【００４４】（１９） 化学的・機械的に研磨する前記
ステップは苛性カリを含むスラリで研磨することを含
む、第１５項記載のメモリ集積回路を製作する方法。 （２０） 前記空隙内に導電層を作る前記ステップはド
ープされたポリシリコンを堆積させることを含む、第１
５項記載のメモリ集積回路を製作する方法。
【００４５】（２１） 記憶コンデンサを有するメモリ
集積回路を製作する方法であって、半導体基板の表面に
接触領域４５３を有するトランジスタを作るステップを
含む。次に接触領域を除いてトランジスタを第１の材料
４６２と４６６で覆う。接触領域と第１材料を第２の材
料の層４７０で覆い、次に化学的・機械的な研磨などの
方法を用いて平坦化する。第２材料の層の一部を除去し
て、第１材料で作る底部と第２材料で作る側面を持つ空
隙を作る。また空隙は接触領域を露出させる。次に底部
と側面に従うたとえばポリシリコンの第１導電層４７２
を空隙内に作る。第１導電層は第１層４７０の表面の上
にも伸びる。次に、下の層４７０が平坦なので、化学的
・機械的研磨により第１導電層のこの部分を空隙内の層
４７２の部分から選択的に除去する。工程はさらに続い
て、空隙内の第１導電層の上に誘電体層を作り、さらに
誘電体層の上に第２の導電層、すなわちフィールド板を
作る。
【図面の簡単な説明】
この発明の特徴は、添付の図面を参照して詳細な説明を
読めばよく理解することができる。
【図１】従来のメモリセルの略図。
【図２】ａは、プレーナコンデンサを持つ従来のメモリ
セルの断面図。ｂは、スタック化セルコンデンサを持つ
従来のメモリセルの断面図。
【図３】第１の好ましい実施の形態の工程における一段
階の断面図。
【図４】第１の好ましい実施の形態の工程における一段
階の断面図。
【図５】第１の好ましい実施の形態の工程における一段
階の断面図。
【図６】第１の好ましい実施の形態の工程における一段
階の断面図。
【図７】第１の好ましい実施の形態の工程における一段
階の断面図。
【図８】第１の好ましい実施の形態の工程における一段
階の断面図。
【図９】第１の好ましい実施の形態の工程における一段
階の断面図。
【図１０】第１の好ましい実施の形態の工程における一
段階の断面図。
【図１１】第１の好ましい実施の形態の工程における一
段階の断面図。
【図１２】第１の好ましい実施の形態の工程における一
段階の断面図。
【図１３】第１の好ましい実施の形態の工程における一
段階の断面図。
【図１４】第１の好ましい実施の形態の工程における一
段階の断面図。
【図１５】第１の好ましい実施の形態の工程における一
段階の断面図。
【図１６】第１の好ましい実施の形態の工程における一
段階の断面図。
【図１７】第１の好ましい実施の形態の工程における一
段階の断面図。
【図１８】第１の好ましい実施の形態の工程における一
段階の断面図。
【図１９】第１の好ましい実施の形態の工程における一
段階の断面図。
【図２０】第１の好ましい実施の形態の工程における一
段階の断面図。
【図２１】第１の好ましい実施の形態の工程における一
段階の断面図。
【図２２】第１の好ましい実施の形態の工程における一
段階の断面図。
【図２３】第１の好ましい実施の形態の工程における一
段階の断面図。
【図２４】第１の好ましい実施の形態の工程における一
段階の断面図。
【図２５】第１の好ましい実施の形態の工程における一
段階の断面図。
【図２６】第１の好ましい実施の形態の工程における一
段階の断面図。
【図２７】第１の好ましい実施の形態の工程における一
段階の断面図。
【図２８】第１の好ましい実施の形態の工程における一
段階の断面図。
【図２９】第１の好ましい実施の形態の工程における一
段階の断面図。
【図３０】第１の好ましい実施の形態の工程における一
段階の断面図。
【図３１】第２の好ましい実施の形態の工程における一
段階の断面図。
【図３２】第２の好ましい実施の形態の工程における一
段階の断面図。
【図３３】第２の好ましい実施の形態の工程における一
段階の断面図。
【図３４】第２の好ましい実施の形態の工程における一
段階の断面図。
【図３５】第２の好ましい実施の形態の工程における一
段階の断面図。
【符号の説明】 ３００ 半導体基板 ３５３ 接触領域 ３６２ 窒化物層 ３６６ 窒化物側壁 ３７０ 酸化物層 ３７２ 第１導電層 ３７６ 誘電体層 ３７８ 第２導電層

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 コンデンサを製作する方法であって、 基板の上に第１の層を作り、 前記第１層の表面を平坦化し、 前記第１層の一部を除去して前記第１層内に空隙を作
    り、 前記第１層の前記表面の上と前記空隙内に下部電極層を
    作り、 前記下部電極層を化学的・機械的に研磨して前記下部電
    極層を前記第１層の前記表面から除去し、 前記空隙内の前記下部電極層の残部の上に誘電体層を作
    り、 前記誘電体層の上に上部電極層を作る、ステップを含
    む、コンデンサを製作する方法。
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