KR19980083175A - Dram셀 커패시터 전극의 평탄화방법 - Google Patents
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Abstract
본 발명은 기판상에 트랜스퍼 FET를 형성하는 것을 포함하는 DRAM형성방법에 관한 것으로서, 트랜스퍼 FET는 상기 기판상의 게이트산화물층상의 게이트와, 게이트 아래의 채널 영역의 양측상에 기판내의 제1 및 제2소스/드레인 영역을 갖는다. 상기 제1 및 제2소스/드레인 영역은 통상 스페이서 에칭 공정에서 노출되거나 거의 노출된다. 전체 구조상에 질화실리콘 에칭종결층을 침착한 다음, 장치 상에 두꺼운 산화물층을 침착한다. 화학기계적 연마를 수행하여 두꺼운 산화물층 상에 평탄 표면을 형성한다. 상기 제1소스/드레인 영역상의 상기 두꺼운 산화물층을 통해 개구를 형성하고, 에칭종결층에서 에칭을 중단한다. 두꺼운 산화물층내의 개구내에서 에칭종결층을 제거하고, 아래에 있는 얇은 산화물층을 에칭한다. 이어서, 제1소스/드레인 영역의 노출 부분과 접촉하는 커패시터 전극을 형성한다. 비트라인 접점 에칭의 종결부로서 에칭종결층을 사용하는 장치에 대해, 유사한 자기배열방법을 사용하여 비트라인 접점을 형성한다. 본 발명의 DRAM형성방법에 의하면, 보다 확실하고 용이하게 DRAM을 형성할 수 있다.
Description
본 발명은 고밀도 집적회로의 형성방법에 관한 것으로서, 보다 구체적으로는 고밀도 다이나믹 랜덤 억세스 메모리의 형성방법에 관한 것이다.
반도체 분야의 현 추세는 단일 칩상에 데이터 저장 수준을 증가시키기 위해, 집적회로 메모리의 저장밀도를 증가시키는 방향으로 나아가고 있다. 보다 높은 밀도의 메모리는 보다 조밀하며, 종종 다수의 칩상에 제공된 저장량과 동일한 양에 비해 비트당 기준으로 저렴한 비용으로 저장이 가능하다. 일반적으로, 이전의 보다 덜 조밀한 메모리 칩에 비해, 고밀도의 메모리칩은 동등 또는 향상된 수준의 성능으로 보다 높은 저장 레벨을 제공할 수 있다. 역사적으로, 집적회로장치의 밀도는 배선 및 트랜지스터 게이트와 같은 구조의 크기를 감소시키고, 집적회로장치를 구성하는 구조들 간의 간격을 감소시킴으로써 부분적으로 증가되어 왔다. 회로 구조를 감소시키는 것은 일반적으로 집적회로장치의 제조에 사용되는 디자인룰(design rule)을 감소시키는 것으로도 칭해질 수 있다.
다이나믹 랜덤 억세스 메모리(DRAM)에 있어서, 통상 정보는 반도체 기판의 표면상에 형성된 커패시터 어레이의 각 커패시터를 선택적으로 충방전시킴으로써 저장된다. 대개의 경우, 방전된 커패시터의 상태를 논리 제로(0)로, 충전된 커패시터의 상태를 논리 1로 하여, 이진법 정보의 단일 비트를 각 커패시터에 저장한다. 메모리 커패시터의 전극 표면적은 주어진 작동전압, 확실하게 제조될 수 있는 전극의 간격 및 전하축적커패시터의 전극간에 통상 사용되는 유전성 커패시터의 유전상수에 대한, 각 커패시터에 저장될 수 있는 충전량을 결정한다. 판독 및 기록 조작은 메모리내에서 전하축적커패시터를 비트라인에 선택적으로 커플링하여 전하축적 커패시터로 또는 전하축적커패시터로부터 전하를 전달함으로써 수행된다. 비트라인으로의 전하축적커패시터의 선택적 커플링은 통상, 전계효과트랜지스터(FET)를 사용하여 수행된다. 비트라인접점은 통상 트랜스퍼FET의 소스/드레인 전극들중 하나에 형성되고, 전하축적커패시터는 통상 트랜스퍼FET의 소스/드레인 전극의 다른 하나와 접촉형성된다. 워드라인시그널(word line signal)은 트랜스퍼FET의 게이트에 공급되어 트랜스퍼FET를 통해 전하축적커패시터의 일 전극을 비트라인접점에 연결하여, 전하축적커패시터와 비트라인간의 전하 전달을 용이하게 해준다.
도 1은 제조 중간 단계에서의 DRAM의 두 개의 메모리셀의 개략적 단면도이다. 도시된 DRAM셀들은 P-형 기판(10)상에 형성되어 있고, 다른 인접한 메모리셀들을 분리시키는 필드산화물영역(12)을 갖고 있다. 게이트 산화물층(14)은 필드산화영역들 사이의 활성장치영역의 일부를 열산화(thermal oxidation)시킴으로써 형성되며, 폴리실리콘 게이트 전극(16)은 게이트 산화물층(14) 상에 형성된다. 도 1에 도시된 두 개의 게이트전극(16)은 도시된 두 개의 메모리셀들을 위한 독립적인 트랜스퍼 FET로서 작용하게 된다. 통상의 저압화학증착법(LPCVD)을 이용하여, 기판상에 도핑처리되지 않은 폴리실리콘층을 침착한 다음, 폴리실리콘내로 불순물을 주입하고, 불순물을 활성화시켜 폴리실리콘층을 도전성으로 만듬으로써 폴리실리콘 게이트 전극(16)을 형성한다. 이어서, 통상의 포토리소그라피 기술을 사용하여 게이트 전극을 패턴화한다. 산화실리콘층(18)을 폴리실리콘 게이트 전극(16)상에 형성하여, 후속하는 공정단계에서 게이트 전극을 보호하고, 종종 후속하는 에칭단계의 에칭 종결부로서 작용하게 한다. 또한, 소스/드레인 영역의 형성에 후술하는 2단계 주입공정을 사용하는 경우, 측벽 산화물 스페이서 구조(20)를 게이트 전극에 인접하여 형성한다. 게이트 전극(16)의 형성과 동시에, 다른 게이트 전극을 연결하는 배선(22)을 필드산화물영역(12)상에 형성한다. 일반적으로 배선은 게이트전극(16)을 형성하는데 사용되는 공정으로 형성되기 때문에, 배선은 게이트전극과 유사한 구조를 갖는다. 도시된 바와 같이, 배선은 통상 산화물층(24)으로 피복된 폴리실리콘층을 포함하며, 폴리실리콘 배선(22)의 양측에 형성된 측벽 산화물 스페이서 구조(26)를 갖는다.
폴리실리콘 게이트 전극(16)의 일측에는 도핑처리된 소스/드레인 영역(28, 30, 32)을 형성하여 트랜스퍼 FET의 채널 영역을 구획한다. 트랜스퍼 FET에 일반적인 소스/드레인 영역(30)은 두 개의 도시된 트랜스퍼 FET에 대한 비트라인접점으로서 작용한다. 현대의 메모리 및 로직 장치에 주로 사용되는 유형의 작은 디자인룰을 갖는 메모리 트랜지스터에는 종종 소량으로 도핑처리된 드레인(LDD: lightly doped drain) 구조가 사용된다. LDD 소스/드레인 영역(28, 30, 32)은 두 개의 단계공정으로 형성되는데, 통상 폴리실리콘 게이트 전극(16)에 대해 자기배열된, 상대적으로 낮은 수준의 불순물 주입공정으로부터 시작한다. 이어서, 먼저 장치상에 화학증착법(CVD)으로 실리콘 산화물층을 침착한 다음, 산화물층을 이방성 에칭백(etching back)하여, 소스/드레인 영역(28, 30, 32) 상에 기판을 노출시킴으로써, 게이트 전극(16)의 양측에 스페이서 산화물 영역(20)을 형성한다. CVD 산화물층을 에칭백하여, 폴리실리콘 게이트 전극(16)의 양측 및 폴리실리콘 배선(22)의 양측에 스페이서 산화물 영역(20)을 형성한다. 폴리실리콘 게이트 전극(16)의 양측에 스페이서 산화물 영역(20)을 형성한 다음, 스페이서 산화물 영역(20)으로 자기배열된 소스/드레인 영역(28, 30, 32)내로 제2의 다량의 이온주입을 수행한다.
DRAM셀의 트랜스퍼 FET의 형성 후, 공정을 계속 진행하여 먼저, 도 1의 구조상에 CVD산화실리콘과 같은 절연물질층(34)을 침착시킴으로써, 전하축적커패시터를 형성한다. 생성된 구조는 도 2에 도시되어 있다. 통상의 포토리소그라피 기술을 사용하여 실리콘 산화물층(34)을 통해 개구(36)를 형성하여 기판의 소스/드레인 영역(28, 32)을 노출시킨다. 도 3을 참조하면, 장치의 표면위와 소스/드레인 영역(28, 32)과 접촉하는 개구(36)내에 도핑처리되지 않은 폴리실리콘층(38)을 저압화학증착법(LPCVD)으로 침착한다. 폴리실리콘층(38)은 DRAM 메모리셀용 전하축적커패시터의 하부전극의 적어도 일부를 형성한다. 폴리실리콘층(38)은 그 자리(in situ) 도핑처리되거나, 이온주입 및 어닐링에 의해 도핑처리한 다음, 포토리소그리피로 하부전극(38)을 구획한다. 질화 실리콘 및 산화 실리콘의 이층 구조와 같은 커패시터유전층을 하부전극(38)의 표면상에 형성한다. 폴리실리콘층을 공지된 바와 같이, 침착, 도핑처리, 패턴화하여, 상부 커패시터전극을 형성한다.
계속해서, DRAM 구조상에 TEOS 소스 기체로부터 대기압 CVD로 침착된 도핑처리된 유리와 같은 층간 유전물질층을 블랭킷 침착(blanket deposition)하는 공정을 수행한다. 통상의 포토리소그리피 기술로 유전층(44)을 통해 비트라인접점 개구를 형성하여 공통의 소스/드레인 접점(30)을 노출시킨다. 스퍼터링 또는 CVD에 의해, 통상 하나 이상의 금속층으로 구성되고, 비트라인접점 개구내에서 공통의 소스/드레인 영역(30)과 접촉하는 비트라인접점을 장치상에 형성한다. 이어서, 비트라인을 패턴화하고, 후속 공정을 수행하여 장치를 완성시킨다.
고밀도 DRAM내에 장치를 형성하는데 사용되는 디자인룰을 감소시키기 위해,구조 형성에 사용되는 공정 기술과 함께, 도 1 내지 도 3에 도시된 많은 구조들이 한층 더 요구된다. 따라서, 보다 용이하게 제조가능하며 보다 확실하게 DRAM을 형성하는 방법을 제공하는 것이 요구되고 있다.
따라서, 본 발명의 목적은 보다 용이하고 확실하게 DRAM을 형성하는 방법을 제공하는 것을 목적으로 한다.
도 1 내지 도 3은 종래의 DRAM형성공정의 각 단계를 도시하는 단면도,
도 4 내지 도 11은 본 발명에 따른 DRAM의 형성공정의 각 단계를 도시하는 단면도이다.
본 발명의 제1실시태양은 활성장치영역이 장치분리구조들 배치되어 있고, 상기 장치분리구조들을 그 위에 형성하고 있는 기판상에서의 DRAM형성방법을 제공한다. 활성장치영역상의 기판상에 절연층을 형성하고, 활성장치 영역상에 제1 및 제2트랜스퍼 트랜지스터를 형성하며, 상기 제1트랜스퍼 트랜지스터는 절연층상의 제1게이트전극 및 기판내에 형성된 제1 및 제2소스/드레인 영역을 포함하고, 상기 제2트랜스퍼 트랜지스터는 절연층상의 제2게이트전극, 기판내에 형성된 제2소스/드레인 영역 및 제3소스/드레인 영역을 포함한다. 제1 및 제2트랜스퍼 트랜지스터는 제2소스/드레인 영역을 공유한다. 제1 및 제2게이트 전극상에, 그리고 제1, 제2 및 제3 소스/드레인 영역상에 에칭종결층을 형성한다. 에칭종결층상에는 에칭종결층과 다른 유전층을 형성한다. 본 발명에 따른 방법은 제2소스/드레인 영역 상의 유전층을 통해 에칭하고, 에칭종결층에서 에칭 공정을 중단하고, 에칭종결층을 통해 에칭하는 부가적인 에칭공정을 수행한 다음, 제2소스/드레인 영역에 비트라인접점을 형성하는 공정을 계속한다. 제3소스/드레인 영역으로부터 유전층을 에칭한다. 이 에칭공정은 에칭종결층에서 중단하며, 에칭종결층을 통한 추가 에칭공정으로 에칭하고, 제3소스/드레인 영역에 연결된 전극을 갖는 전하축적커패시터를 형성한다.
본 발명의 제2실시태양은 장치분리구조들 및 상기 장치분리구조들 사이에 배치된 활성장치영역을 갖는 기판상에의 DRAM형성방법에 관한 것이다. 활성장치영역상의 기판상에 절연층을 형성하고, 활성장치영역상에 트랜스퍼 트랜지스터를 형성한다. 트랜스퍼 트랜지스터는 절연층상의 제1게이트전극, 및 기판내에 형성된 제1 및 제2소스/드레인 영역을 포함한다. 제1게이트 전극상에 그리고, 제1 및 제2소스/드레인 영역 상에 에칭종결층을 형성하고, 에칭종결층상에 에칭종결층과 다른 유전층을 형성한다. 유전층의 표면을 평탄화한 다음, 제1소스/드레인 영역상의 유전층의 평탄화된 표면을 통해 에칭하고, 에칭종결층상에서 에칭공정을 중단한다. 에칭종결층을 통해 추가적인 에칭공정을 수행한 다음, 제1소스/드레인영역에 비트라인접점을 형성한다. 제2소스/드레인 영역상에서 유전층의 평탄화된 표면을 에칭하고, 에칭종결층상에서 에칭공정을 중단하고, 에칭종결층을 통해 후속 에칭공정을 수행한 다음, 제2소스/드레인 영역과 연결된 전극을 갖는 전하축적커패시터를 형성하는 공정을 계속 진행한다.
본 발명의 바람직한 실시예에 따르면, 유전층의 표면은 화학기계적 연마에 의해 평탄화된다.
다른 태양의 구조 뿐만 아니라, 스택커패시터구조를 사용하고, 도 3에 부분적으로 도시된 것과 같은 고밀도 DRMA의 제조하면 특히 제조공정의 중간단계에서, DRAM의 표면상에 나타난 형태에 대해 상당한 변형을 가하게 된다. 이러한 장치 표면상에 존재하는 변형은 장치에 대한 후속하는 제조단계를 보다 어렵고 덜 정확하게 만든다. 예를 들어, 도 2의 장치의 평탄하지 않은 표면은 도 2의 장치의 표면상에 수행되는 포토리소그라피 단계를 혼란시킬 수 있다. 고밀도 메모리의 제조에서 포토리소그라피에 사용되는 유형의 고해상도 스테퍼(stepper)는 제한된 필드 깊이를 갖는다. 따라서, 포토레지스트층이 노출되어 도 2에 도시된 것과 같이 평탄하지 않은 표면상에 마스크를 형성하는 경우, 표면 변형은 스테퍼에 의해 투영된 이미지의 일부를 포토레지스트 층내에서 초점을 벗어나게 한다. 따라서, 포토레지스트를 노출하기 위해 스테퍼에 의해 투영된 이미지는 포토레지스트층내에서 다른 깊이로 흐릿할 수 있다. 포토레지스트층의 혼란된 노출은 뒤틀린 마스크를 형성하고, 에칭 공정 또는 다른 공정에 이러한 뒤틀린 마스크를 사용하면, 바람직하지 않은 뒤틀린 형상을 갖는 구조를 만들 수 있다. 이 때문에, 제조공정 동안의 중간 단계에서 장치상에 상당히 평탄하지 않은 (즉, 스테퍼의 필드 깊이에 비해) 표면을 갖지 않는 것이 바람직하다.
장치공정의 중간단계에서의 표면 형태의 다른 유해한 양상은 두께면에서 상당한 차이를 가질 수 있는 장치 표면상에 몇 개의 층들을 침착하는 것이다. 이러한 두께 차이는 에칭단계에 대해 부정적인 영향을 미칠 수 있다. 도 2를 다시 참조하면, 절연층(34)을 통해 접촉공을 형성한 다음, 장치 표면상에 폴리실리콘층(38)을 침착시킨다. 이 제2레벨 폴리실리콘을 패턴화하여, 커패시터의 하부전극의 적어도 일부를 형성한다. 폴리실리콘은 실질적으로 적합한 방법으로 통상 저압화학증착법(LPCVD)을 사용하여 침착한다. 도 2의 표면상의 구조들 사이의 특정 공간의 종횡비는 상기 공간이 완전히 채워지고, 폴리실리콘층의 표면이 상대적으로 공간상 매끈하도록 하기에 충분하다. 따라서, 폴리실리콘층(38)은 두 개의 배선(22)들 사이의 공간과 같은 공간들상에서 특히 두껍다.
폴리실리콘층(38)상의 마스크를 형성하기 위한 포토리소그라피의 수행 후, 하부커패시터전극(38)의 범위는 HCl 및 HBr로부터 유도된 부식액을 사용하는 플라즈마 에칭과 같은 이방성 에칭공정을 사용하여 에칭함으로써 정해진다. 에칭될 폴리실리콘층의 두께가 상당히 차이가 나는 경우, 통상 폴리실리콘층의 가장 두꺼운 노출부위를 제거하기 위해 충분히 길게 에칭할 필요가 있다. 이 에칭지속시간은 폴리실리콘층의 대부분에 대해 불필요하게 길다. 따라서, 이러한 과다에칭공정은 제조공정의 처리량을 감소시키기 때문에 바람직하지 않다. 폴리실리콘층의 가장 두꺼운 부분을 제거하기 위한 과다에칭은 폴리실리콘층의 가장 얇은 부분 아래의 구조에 손상을 줄 수 있기 때문에 더욱 바람직하지 않다. 한편, 에칭 시간이 불충분하면, 에칭되지 않은 폴리실리콘의 스트린저(stringer)가 장치 표면상에 남을 수 있다. 이러한 스트린저는 도 3의 도면부호 40으로 표시되어 있다. 제조공정의 중간단계에서 장치 표면상에 남은 스트린저는 마무리된 장치내에서 전기적 결함으로서 작용할 수 있으므로 상당히 바람직하지 못하다.
본 발명의 특정 실시예들은 후속하는 공정단계를 수행할 수 있는 보다 평탄화된 표면을 제공한다. 예를 들어, 트랜스퍼 FET 상에 두꺼운 산화물층을 침착한 다음, 화학기계적 연마(CMP: Chemical mechanical polishing) 기술을 이용하여 후속 공정 단계를 위한 평탄화된 표면을 제공한다. 이들 실시예에서, 평탄화된 산화물층을 통해 트랜스퍼 FET의 소스/드레인 영역으로 개구를 형성하고, 개구 및 부분적으로는 평탄화된 산화물층의 표면상에 하부 커패시터 전극을 형성한다. 본 발명의 이들 실시예들은 고해상도 포토리소그라피 및 도 1 내지 도 3에 도시된 구조의 평탄하지 않은 표면의 경우 보다 제어된 에칭 공정에 대해 보다 양호하게 적용되는 개선된 평탄성을 제공한다.
고밀도 DRAM의 형성시, 일반적으로 전하축적 커패시터의 형성 및 비트라인 접점 양자를 위한 트랜스퍼 FET의 소스/드레인 영역에 접점공을 제공할 필요가 있다. 예를 들어, 본 발명에 따르는 DRAM의 바람직한 실시예는 트랜스퍼 FET상에 두꺼운 산화물층을 형성하고, 상기 두꺼운 산화물층을 평탄화한 다음, 평탄화된 산화물층의 두꺼운 부분상에 혹은 그 내부에 하부 커패시터 전극 및 비트라인 접점을 형성한다. 본 발명의 다른 실시예에 따르면, 트랜스퍼 FET 위와, 트랜스퍼 FET의 소스/드레인 영역위와, 트랜스퍼 FET를 피복하는 두꺼운 산화물층 아래에 에칭 종결층을 포함하는 DRAM을 형성한다. 이 에칭종결층은 하부커패시터전극 및 비트라인 접점 양자에 대한 자기 배열된 접점을 형성하기 위해 사용될 수 있다. 본 발명의 이러한 양상들은 특히 하부 커패시터 전극 및 비트라인 접점이 형성되기 전에, 트랜스퍼 FET 상에 평탄화된 산화물층을 형성하는 본 발명의 실시예들에 아주 적합함을 알 수 있다.
본 발명의 특히 바람직한 실시예들을 도 4 내지 도 11을 참조하여 상술한다. 비록 후술하는 내용은 커패시터 DRAM 구조상의 비트라인을 설명하나, 본 발명은 당연히 비트라인 구조상의 커패시터에도 적용될 수 있음을 이해해야만 한다. 도 4에서는, 제조공정의 중간 단계에서의 본 발명의 바람직한 실시예에 따른 DRAM의 일부가 도시되어 있다. 장치분리구조(52)를 갖는 실리콘 기판(50)상에는 부분적으로 완성된 장치가 형성되어 있다. 도시된 실시예에서, 장치분리구조(52)는 실리콘의 표준 로컬 산화 공정(LOCOS)을 사용하여 형성된 필드 산화물영역이다. 다른 실시예에 있어서, 장치분리구조는 예를 들어, CVD산화물로 충전된 얕은 트렌치일 수 있다. 비록, 얕은 트렌치 분리가 종래의 제조공정과 연관된 표면 불평탄성을 어느 정도 감소시키기는 하지만, 그럼에도 불구하고 본 발명은 이러한 하부 프로파일 장치에도 적용될 수 있는 것으로 믿어진다. 비록, 얕은 트렌치 장치 분리 구조는 낮은 프로파일을 갖지만, 배선 및 게이트 전극은 여전히 본 발명의 적용을 통해 감소될 수 있는 상당한 수준의 표면 불평탄성을 유도한다. 장치분리구조(52)는 DRAM의 트랜스퍼 FET가 형성될 활성영역을 구획하는 역할을 한다.
800∼1,000℃의 온도, 산소 분위기하에서의 열산화공정에 의해, 활성 영역내의 기판 표면상에 게이트 산화물층(54)을 두께 약 30∼200Å으로 성장시킨다. LPCVD에 의해 장치 표면상에 폴리실리콘층을 두께 1,000∼3,000Å, 보다 바람직하기로는 두께 약 1,500Å으로 침착한다. 폴리실리콘층을 통상적으로 종래의 방식으로 비소 또는 인을 사용하여, 침착동안의 그 자리 도핑처리 또는 이온 주입에 의해 도핑처리한다. 이어서, 폴리실리콘층의 표면상에 금속 또는 금속 실리사이드층을 형성한다. 금속층은 바람직하기로는 화학증착법 또는 스퍼터링 또는 다른 물리증착법에 의해 직접 침착될 수 있는 두께 약 1,500Å의 텅스텐 실리사이드(WSix) 또는 티타늄 실리사이드(TiSix)이다. 폴리실리콘층 상에 실리사이드층을 형성한 다음, 실리사이드층 상에 통상 CVD에 의해 두께 약 500∼3,000Å정도로 산화실리콘층을 침착한다. 이 산화물층은 후속하는 공정단계 동안 게이트 전극을 보호하며, 본 발명의 몇몇 실시예에서는 에칭종결부로서 사용될 수도 있다.
이어서, 폴리실리콘상의 텅스텐 또는 다른 실리사이드 위의 산화실리콘으로 이루어진 삼층구조를 종래의 포토리소그라피 기술을 이용하여 패턴화함으로써, 텅스텐 실리사이드층(60) 또는 다른 내화성 금속 실리사이드층으로 피복되고, 차례로 그 위에 산화물층(62)으로 피복된 폴리실리콘하부층(58)으로 이루어진 게이트 전극 어레이(56)를 형성한다. 배선(66)도 그와 유사하게 산화물층(72)으로 피복된 텅스텐 실리사이드층(70), 또는 다른 내화성 금속 실리사이드층으로 피복된 폴리실리콘 하부층(68)을 포함한다. 종래의 방법으로 게이트 전극(56) 및 장치분리구조(52)에 대해 자기배열된 이온주입에 의해 소스/드레인 영역의 소량으로 도핑된 부분을 형성한다. 먼저, 게이트 전극상에 절연물질층을 침착하고, 에칭백하여 게이트전극의 양측에 스페이서를 형성한 다음, 스페이서에 대해 자기배열된 소스/드레인 영역에 제2불순물이온 투입량을 주입하여 LDD소스/드레인 영역의 보다 다량으로 도핑된 부분을 형성한다. 예를 들어, 화학증착법(CVD)으로 두께 1,000∼2,000Å으로 산화실리콘층을 침착할 수 있다. 이어서, 바람직하기로는 플라즈마 공정에서 CF4로부터 유도된 이온을 포함하는 부식액을 사용하는 반응성 이온 에칭(RIE) 공정에서, 산화실리콘층을 에칭백하여, 게이트 전극(56)의 측부를 따라 스페이서(64)를 형성한다. 통상적으로, 측벽 스페이서 에칭 공정은 소스/드레인 영역의 표면으로부터 게이트 산화물을 제거한다. 스페이서 에칭후, 게이트산화물층의 약간의 잔류물이 소스/드레인 영역상에 잔류하는 경우, 소스/드레인 영역에 커패시터 전극 또는 비트라인 접점을 형성하기 전에 소스/드레인 영역의 표면으포부터 상기 잔류물을 제거하는 것이 바람직하다. 일반적으로 게이트전극의 측부를 따라 측벽 스페이서(64)가 형성되는 동시에, 측벽스페이서(74)를 배선(66)의 측부를 따라 형성한다. 주입공정을 수행하여 도시된 FET의 소스/드레인 영역(80, 82 및 84)을 완성한다. 특정의 경우에는, 소스/드레인 영역에 대해 LDD구조를 사용하지 않고, 대신에 단일도핑을 이용하여 보다 균일하게 도핑된 소스/드레인 영역을 형성하는 것이 바람직하다. 이러한 실시예들에 있어서도, 측벽 스페이서를 형성하여 게이트전극의 측벽이 노출되지 않도록 보호하는 것이 바람직하다. 다소 복잡한 게이트 전극 구조 및 배선 구조 양자 모두 사용될 수 있음을 주목해야 한다. 나머지 도면들은 절연 산화실리콘층으로 피복된 폴리실리콘 하부층을 포함하는 단순화된 구조를 도시하고 있다.
도 5를 참조하면, 일반적으로 소스/드레인 영역의 표면상에 직접 침착되거나, 박막 산화물층에 의해 소스/드레인 영역으로부터 분리된 에칭종결물질층을 사용하여 장치의 표면상에 에칭종결층(90)을 침착한다. 에칭종결물질은 소스/드레인 영역을 피복하는 두꺼운 유전층을 통한 개구의 에칭 공정 동안, 소스/드레인 영역이 에칭되지 않도록 보호하여, 결과적으로 증가된 저항을 견디게 하는 기능을 한다. 바람직하기로는, 에칭종결층(90)은 CVD에 의해 두께 100∼500Å으로 침착된 질화실리콘층이다. 에칭종결층은 에칭종결층의 에칭 공정이 급속도로 그리고 에칭공정의 종결에 대해 높은 수준의 확실성을 가지고 수행될 수 있도록 하기 위해 얇은 것이 바람직하다. 에칭종결층은 산화실리콘과 같은 유전물질층의 두께(2,000∼10,000Å)를 통해 에칭공정이 에칭종결층(90)상에서 확실하게 종결될 수 있도록 충분히 두꺼운 것이 바람직하다. 에칭종결층은 에칭종결층 상에 형성된 유전층과 다른 것이 바람직하다. 이런 측면에서, 에칭종결층과 그 위에 있는 유전층에 사용되는 물질들 사이의 차이가 충분한지는 유전층과 에칭종결층 사이를 쉽게 구별할 수 있도록 적절한 부식액이 존재하는지의 여부에 의해 결정된다. 또한, 그리 중요한 것은 아니지만, 동일한 견지에서 에칭종결층은 하부에 있는 도핑처리된 실리콘 영역과 다른 것이 바람직하다. 현대의 상업적으로 이용가능한 에칭 시스템이 층간 유전물질로서 통상 사용되는 질화실리콘과 산화실리콘간의 높은 수준의 선택성을 제공할 수 있기 때문에, 질화실리콘이 에칭종결층으로 적절하다. 또한, 질화실리콘에 대해 이용가능한 대부분의 에칭관련 화학적 성질은 실리콘에 대해서도 높은 수준의 선택성을 가지고 있다.
도 6에 있어서, 두꺼운 유전물질층(92)을 트랜스퍼 FET 및 배선 표면상에 침착한다. 층간 유전물질층(92)은 예를 들어 TEOS소스기체를 사용하는 CVD공정에 의해 침착된 산화실리콘이거나, 다른 공지의 유전물질중의 하나일 수 있다. 장치상에 층간 유전물질(92)을 두께 10,000Å 이상으로 침착한다. 이어서, 바람직하기로는 CMP공정을 이용하여 장치를 평탄화 하여, 평탄화된 유전층(94)을 형성한다(도 7). 평탄화된 유전층(94)의 상당한 두께는 전하축적커패시터의 정전용량에 기여하기 때문에, 상당한 두께가 커패시터 전극이 형성될 소스/드레인 영역(80, 84) 위에 남아 있는 것이 바람직하다. 평탄화된 층간 유전물질층(94)상에 마스크를 형성한 다음, 소스/드레인 영역(80, 84)상의 층간 유전물질층(94)을 통해 개구를 에칭한다. 에칭종결층(90)이 트랜스퍼 전극, 장치분리구조(52) 및 배선들을 피복하고 있기 때문에, 이 에칭단계는 전하축적커패시터의 하부전극에 대헤 기판상에 자기 배열 방식으로 접점을 개방시킨다. 바람직하기로는 C4F8, CHF3또는 CH3F 및 CO 또는 CO2및 O2및 Ar을 포함하는 소스기체의 혼합물로부터 유도된 플라즈마로 고밀도 플라즈마 부색기 내에서의 이방성 공정을 이용하여 개구를 에칭한다. 이 에칭단계는 에칭종결층(90)상에서 바람직하게 종결되고, 장치의 다른 부분들 위에 유전층(96)의 일부를 남긴다. 이때에 또는 에칭종결층을 제거하기 전에 에치 마스크를 제거한다. 이어서, 예를 들어 CHF3로부터 유도된 플라즈마를 사용한 이방성 에칭공정을 이용하여, 잔존하는 유전층(96)내의 개구내에서 에칭종결층을 에칭한다. 또는, 유전층(96)내의 개구내로부터 에칭종결층을 제거하기 위해 뜨거운 인산을 사용한 습윤에칭을 이용할 수도 있다. 에칭 단계 이후, 소스/드레인(80, 84) 표면을 도 8에 도시된 것과 같이 노출시키고 세정한다.
이어서, 전하축적커패시터의 하부전극을 형성한다. 도 9에 도시된 실시예에 있어서, 하부전극(98)은 러기드 또는 반구형 입자상 폴리실리콘(HSG-Si)층으로 피복된 종래의 폴리실리콘 하부층을 포함한다. 이러한 구조를 형성하기 위해, 소스/드레인 전극과 실리콘 기판상의 산화실리콘층(96) 상에 실란(SiH4)으로부터 620℃에서 저압화학증착법(LPCVD)으로 종래의 폴리실리콘층을 침착한다. 종래의 폴리실리콘층은 바람직하기로는 공지의 침착공정 동안의 그 자리 도핑처리, 이온 주입 및 어닐링 공정, 또는 열확산 공정에 의해 침착되는 것이 바람직하다. 예를 들어, 종래의 폴리실리콘층은 인 이온의 주입에 이어, 1,000∼1,100℃의 온도에서 약 10∼30초 동안 급속한 열어닐링에 의해 다량으로 N-형으로 고도로 도핑처리될 수 있다. 하부전극의 코어를 형성하는 종래의 폴리실리콘판은 바람직하기로는, HSG-Si층을 상기 판상에 형성하기 전에, 포토리소그라피 및 에칭을 통해 층으로부터 구획된다. 통상, 종래의 폴리실리콘층은 두께가 약 1,000∼1,500Å정도이다.
HSG-Si 성장 공정은 HSG-Si를 침착하기 전에 폴리실리콘층의 표면으로부터 천연산화물을 세정함으로써 깨끗한 실리콘 표면상에서 시작하는 것이 바람직하다. 아래에 있는 실리콘층의 형성 직후에 HSG-Si층의 성장을 개시하거나, 아래에 있는 실리콘층의 표면이 충분한 진공상태를 유지하여 산화물의 성장을 방지하는 경우에는, 별도의 세정 단계는 불필요할 수 있다. 보다 구체적으로는, 아래에 있는 실리콘층의 성장과 HSG-Si의 성장 개시 사이에 시간 간격이 있는 것으로 예측된다. 또는, 주입 및 어닐링 또는 열확산에 의해 폴리실리콘층을 도핑하는 경우, 폴리실리콘층의 표면상에는 산화물층이 성장하게 된다. 따라서, 아래에 있는 실리콘층의 표면은 바람직하기로는 HSG-Si성장의 개시 이전에 세정되는 것이 바람직하다. 다양한 기술, 예를 들어 HF 침지, HF를 사용하는 스핀-에칭, 증기 HF 세정 또는 H2플라즈마 세정에 의해 폴리실리콘의 표면으로부터 천연산화물을 제거할 수 있다. 바람직하기로는, 수소화된 표면이 폴리실리콘 표면을 재산화로부터 보호하기 ㄸ문에, 아래에 있는 실리콘층의 표면을 세정 공정의 결과로써 수소화시킨다. 상기 나열한 각 세정 기술은 폴리실리콘 표면의 바람직한 수소화를 이룰 수 있다.
세정후, 종래의 폴리실리콘층의 표면상에 HSG-Si층을 형성한다. HSG-Si층은 임의의 공지의 방법으로 형성할 수 있고, 555℃ 내지 595℃의 온도로 유지한 기판상에 실란 소스기체로부터 LPCVD에 의해 HSG-Si을 침착하는 것으로 이루어질 수 있다. 생성된 구조는 도 9의 하부전극(98)로서 도시되어 있고 HSG-Si의 불규칙한 표면을 갖고 있다. HSG-Si성장의 결정핵생성의 무작위성 때문에, HSG-Si층내의 특히 성긴 영역에서 아래에 있는 도핑된 폴리실리콘층이 노출될 가능성이 있다. 폴리실리콘층의 표면상에 HSG-Si층의 성장이 관측되어 코어 폴리실리콘판의 매끄러운 표면에 의해 형성된 정전용량의 약 1.8배로 정전용량이 증가한다. 예를 들어, HCl 및 HBr로부터 유도된 플라즈마 부식액을 사용하는 에칭백 공정은 통상 유전층(96)으로부터 HSG-Si을 제거하고, 코어폴리실리콘층의 표면으로부터 HSG-Si의 적어도 일부를 제거하기 위해 수행된다. 잔류하는 HSG-Si는 주입 또는 코어폴리실리콘으로부터의 아웃디퓨젼에 의해 도핑처리된다.
이어서, 하부 게이트전극의 표면상에 커패시터 유전층(100)을 형성한다(도 10). 커패시터 유전층은 산화실리콘 표면층으로 피복된 질화실리콘 하부층으로 이루어진 얇은 이층구조를 할 수 있다. 또는, 오산화 탄탈륨 또는 바륨 스트론튬 티타네이트와 같은 고유전상수의 커패시터 유전물질을 선택할 수 있다. 이어서, LPCVD에 의해 종래의 폴리실리콘층을 침착하고, 폴리실리콘층을 도핑한 다음, 상측 커패시터전극의 범위를 측방으로 한정하기 위해 층들을 패턴화함으로써, 상측 커패시터 전극(102)을 형성한다. 장치상에 다른 두꺼운 유전물질층(110), 바람직하기로는 플라즈마 증강 CVD에 의해 형성된 산화실리콘층을 형성한 다음, CMP로 두꺼운 유전물질층(110)을 평탄화시킨다. 이어서, 제2층간 유전물질(110)의 표면상에 비트라인접점마스크를 형성하고,유전층(110)을 통해 비트라인 접점을 에칭하고, 소스/드레인 영역(80, 84)에 대해 전술한 방식으로, 에칭종결층(90)상에서 에칭 공정을 종결한다. 이 에칭 공정은 확장된 배열 한계를 제공하기 위해 자기배열방식으로 수행될 수도 있음을 명심해야 한다. 이어서, 에칭종결층을 제거하고, 종래의 방법으로 비트라인접점(112)을 형성한다.
본 발명은 특정의 바람직한 실시예를 들어 설명하였으나, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자는 전술한 실시예에 대한 특정 변형예 및 변경예가 본 발명의 일반적인 범주내에서 이루어질 수 있음을 명심해야 한다. 본 발명의 범위는 전술한 특정 실시예에 한정되지 않고, 오히려, 후술하는 특허청구범위로부터 결정된다.
본 발명의 DRAM형성방법에 따르면, 보다 확실하고 용이하게 DRAM을 형성할 수 있다.
Claims (14)
- 활성장치영역이 장치분리구조들 사이에 배치되어 있고, 상기 장치분리구조들을 그 위에 형성하고 있는 기판을 마련하는 단계와;상기 활성장치영역상의 기판상에 절연층을 마련하는 단계와;상기 절연층상의 제1게이트전극과 상기 기판내에 형성된 제1 및 제2소스/드레인 영역을 포함하는 제1트랜스퍼 트랜지스터와, 상기 절연층상의 제2게이트 전극과 상기 기판내에 형성된 제2 및 제3소스/드레인 영역을 포함하는 제2트랜스퍼 트랜지스터(상기 제1 및 제2트랜스퍼 트랜지스터는 제2소스/드레인 영역을 공유함)를 상기 활성영역상에 마련하는 단계와 ;상기 제1 및 제2게이트전극위와 상기 제1, 제2 및 제3소스/드레인 영역상에 에칭종결층을 형성하는 단계와;상기 에칭종결층과 다른 유전층을 상기 에칭종결층상에 형성하는 단계와;상기 제2소스/드레인 영역상의 상기 유전층을 통해 에칭하고, 상기 에칭종결층상에서 에칭공정을 중단하고, 상기 에칭종결층을 통해 에칭하는 추가 에칭공정을 수행한 다음, 상기 제2소스/드레인 영역에 비트라인접점을 형성하는 단계와;상기 제3소스/드레인 영역상의 상기 유전층을 통해 에칭하고, 상기 에칭종결층상에서 에칭공정을 중단하고, 상기 에칭종결층을 통해 에칭하는 추가 에칭공정을 수행한 다음, 상기 제3소스/드레인 영역에 연결된 전극을 갖는 전하축적커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM형성방법.
- 제 1항에 있어서, 상기 제3소스/드레인 영역상의 상기 유전층을 통해 에칭하는 단계 이전에 상기 유전층의 표면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 DRAM형성방법.
- 제 2항에 있어서, 상기 평탄화 단계는 화학기계적 연마를 이용하여 수행되는 것을 특징으로 하는 DRAM형성방법.
- 제 2항에 있어서, 상기 평탄화 단계는 상기 제2소스/드레인 영역상의 유전층을 통한 에칭공정 이전에 수행되는 것을 특징으로 하는 DRAM형성방법.
- 제 1항에 있어서, 상기 유전층은 산화 실리콘이고, 상기 에칭종결층은 질화 실리콘인 것을 특징으로 하는 DRAM형성방법.
- 제 1항에 있어서, 상기 에칭종결층은 상기 제1, 제2 및 제3소스/드레인 영역과 접촉형성되어 있는 것을 특징으로 하는 DRAM형성방법.
- 제 6항에 있어서, 상기 에칭종결층은 산화물층에 의해 상기 제1 및 제2게이트전극으로부터 분리되어 있는 것을 특징으로 하는 DRAM형성방법.
- 제6항에 있어서, 상기 에칭종결층은 질화 실리콘이고, 상기 유전층은 산화 실리콘인 것을 특징으로 하는 DRAM형성방법.
- 활성장치영역이 장치분리구조들 사이에 배치되어 있고, 상기 장치분리구조들을 그 위에 형성하고 있는 기판을 마련하는 단계와;상기 활성장치영역상의 기판상에 절연층을 마련하는 단계와;상기 절연층상의 제1게이트전극과 상기 기판내에 형성된 제1 및 제2소스/드레인 영역을 포함하는 트랜스퍼 트랜지스터를 상기 활성영역상에 마련하는 단계와;상기 제1게이트전극 위와 상기 제1 및 제2소스/드레인 영역상에 에칭종결층을 형성하는 단계와;상기 에칭종결층과 다른 유전층을 상기 에칭종결층상에 형성하는 단계와;상기 유전층의 표면을 평탄화하여 평탄화된 표면을 형성하는 단계와;상기 제1소스/드레인 영역상의 상기 유전층의 평탄화된 표면을 통해 에칭하고, 상기 에칭종결층상에서 에칭공정을 중단하고, 상기 에칭종결층을 통해 에칭하는 추가 에칭공정을 수행한 다음, 상기 제1소스/드레인 영역에 비트라인접점을 형성하는 단계와;상기 제2소스/드레인 영역상의 상기 유전층의 평탄화된 표면을 통해 에칭하고, 상기 에칭종결층상에서 에칭공정을 중단하고, 상기 에칭종결층을 통해 에칭하는 추가 에칭공정을 수행한 다음, 상기 제2소스/드레인 영역에 연결된 전극을 갖는 전하축적커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM형성방법.
- 제 9항에 있어서, 상기 유전층을 형성하는 단계는 TEOS소스기체로부터의 화학증착공정을 포함하는 것을 특징으로 하는 DRAM형성방법.
- 제10항에 있어서, 상기 평탄화 단계는 화학기계적 연마공정을 이용하여 수행되는 것을 특징으로 하는 DRAM형성방법.
- 제9항에 있어서, 상기 유전층은 산화 실리콘이고, 상기 에칭종결층은 질화 실리콘인 것을 특징으로 하는 DRAM형성방법.
- 제12항에 있어서, 상기 에칭종결층은 상기 제1 및 제2소스/드레인 영역상에 형성되는 것을 특징으로 하는 DRAM형성방법.
- 활성장치영역이 장치분리구조들 사이에 배치되어 있고, 상기 장치분리구조들을 그 위에 형성하고 있는 기판을 마련하는 단계와;상기 활성장치영역상의 기판상에 절연층을 마련하는 단계와;상기 절연층상의 제1게이트전극과 상기 기판내에 형성된 제1 및 제2소스/드레인 영역을 포함하는 트랜스퍼 트랜지스터를 상기 활성장치영역상에 마련하는 단계와;상기 제1게이트전극상과 상기 제1 및 제2소스/드레인 영역을 피복하는 산화물층상에 에칭종결층을 형성하는 단계와;상기 에칭종결층과는 다른 유전층을 상기 산화물층과는 다른 상기 에칭종결층상에 형성하는 단계와;상기 유전층의 표면을 화학기계적으로 연마하여 평탄화된 표면을 형성하는 단계와;상기 제1소스/드레인 영역상의 상기 유전층의 평탄화된 표면을 통해 에칭하고, 상기 에칭종결층상에서 에칭공정을 중단하고, 상기 에칭종결층을 통해 에칭하는 추가 에칭공정을 수행하고, 상기 산화물층을 제거하여 상기 제1소스/드레인 영역의 적어도 일부를 노출시킨 다음, 상기 하나의 소스/드레인 영역과 접촉하는 도체를 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM형성방법.
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1997
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