KR19980020386A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 워드라인이나 비트라인의 사이에 삼차원적 구조를 갖는 저장전극을 형성하되, 상기 워드라인이나 비트라인 상부에 별도의 평탄화층을 형성하지 않고 형성함으로써 상기 삼차원적 구조의 저장전극의 높이를 높게 하여 표면적을 증가시키고, 후속공정으로 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 콘택플러그를 형성하거나 형성하지 않은 상태로 반도체기판에 접속되는 캐패시터를 형성하되, 측벽이 높은 실린더형 캐패시터를 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 용인이 된다.
그래서, (Eo×Er×A)/T(단, 상기 Eo는 진공유전율, 상기 Er은 유전막의 유전율, 상기 A는 저장전극의 표면적 그리고 상기 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량 C를 증가시키기 위하여, 하부전극인 저장전극의 표면적을 삼차원적으로 증가시켜 캐패시터를 형성하였다. 그러나, 제조공정이 복잡하여 반도체소자의 고집적화를 어렵게 하였다.
종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 워드라인을 형성하고, 그 상부를 평탄화시키는 제1평탄화층을 형성한 다음, 비트라인 콘택마스크를 이용한 식각공정으로 상기 반도체기판을 노출시키는 비트라인 콘택홀을 형성하고 상기 비트라인 콘택홀을 통하여 상기 반도체기판에 접속되는 비트라인을 형성한다.
그리고, 전체표면상부를 평탄화시키는 제2평탄화층을 형성하고, 캐패시터 콘택마스크를 이용한 식각공정으로 상기 반도체기판을 노출시키는 저장전극 콘택홀을 형성한 다음, 후속공정으로 상기 저장전극 콘택홀을 통하여 상기 반도체기판에 접속되는 삼차원적 구조의 캐패시터를 형성한다.
여기서, 상기 비트라인과 캐패시터의 형성공정을 바꾸어 실시할 수도 있다.
그러나, 상기와 같은 종래기술은 초고집적화된 반도체소자에 충분한 정전용량을 확인할 수 없어 반도체소자의 고집적화가 어렵다.
그리하여, 종래기술의 실시예와 같이 저장전극의 표면적을 증가시켜 캐패시터의 정전용량을 증가시키는 대신에, 유전상수 Er이 높은 강유전성의 탄탈륨산화막(Ta2O5), BST((Ba,Sr)TiO3)막 또는 PZT(Pb(Zr1-XTiX)O3)(단, X,Y는 조성비) 막으로 상기 수식에서 유전체막의 두께를 나타내는 상기 T의 두께를 얇게 하여 고유전율을 갖는 유전체막을 형성함으로써 반도체소자의 고집적화를 가능하게 하였으나, 캐패시터의 하부전극인 저장전극 표면에 발생되는 힐록(hillock) 및 핀홀(pin hole)로 인해 전기적 특성의 불안정성 및 재현성의 부족 등의 단점을 유발하였다.
그래서, 상기 단점을 해결하기 위하여, 상기 하부전극 및 상부전극으로 루테늄산화막(RuO2), 백금(Pt), 이리듐산화막(IrO2) 또는 YBaCuO3계 초전도체를 사용하여 캐패시터를 형성하고 이를 안정화시켜 사용하였으나, 상기 BST나 PZT 등과 같이 고유전상수를 지니는 물질은 박막으로 제조할때 유전상수가 상당히 감소하여 후속공정으로 형성되는 캐패시터의 용량을 감소시켰다.
상술한 바와 같이, 종래기술에 따른 반도체소자의 캐패시터 형성방법은 반도체소자의 고집적화에 충분한 정전용량을 확보하기 어려워 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 종래기술의 문제점을 해결하기 위하여, 워드라인이나 비트라인의 사이에 워드라인이나 비트라인 상부로부터 삼차원적 구조를 갖는 저장전극을 형성함으로써 후속공정으로 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
11,41:반도체기판13:평탄화층
15:저장전극 제1콘택홀17,55:제1다결정실리콘막
19:제1절연막21:비트라인
23,45:마스크 산화막25,49:실리콘질화막
29,57:제3절연막31:저장전극 제2콘택홀
33,59:제2다결정실리콘막35:제4절연막
37:제3다결정실리콘막39,61:저장전극
43:워드라인47:절연막 스페이서
51:제2절연막53:저장전극 콘택홀
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판 상부의 평탄화층을 형성하는 공정과, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 제1콘택홀을 형성하는 동시에 비트라인 콘택홀을 형성하는 공정과, 상기 저장전극 제1콘택홀과 비트라인 콘택홀을 매립하는 콘택플러그를 제1도 전층으로 형성하는 공정과, 전체표면상부에 제1절연막을 소정두께 형성하고 비트라인을 형성하는 공정과, 전체표면상부에 제2절연막을 소정두께 형성하는 공정과, 상기 제2절연막 상부구조를 평탄화시키는 제3절연막을 형성하는 공정과, 상기 저장전극 제1콘택홀의 콘택플러그를 노출시키는 저장전극 제2콘택홀을 자기정렬적인 콘택공정으로 형성하는 공정과, 전체표면상부에 제2도전층을 소정두께 형성하는 공정과, 상기 저장전극 제2콘택홀 측벽에 제4절연막 스페이서를 형성하는 공정과, 상기 저장전극 제2콘택홀을 제3도전층을 매립하는 공정과, 상기 제3절연막이 노출될 때까지 제2,3도전층과 제4절연막을 평탄화식각하는 공정과, 상기 저장전극 제2콘택홀 내부의 제4절연막과 상기 제3절연막을 제거하여 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
그리고, 반도체기판 상부의 평탄화층을 형성하는 공정과, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 제1콘택홀을 형성하는 동시에 비트라인 콘택홀을 형성하는 공정과, 상기 저장전극 제1콘택홀과 비트라인 콘택홀을 매립하는 콘택플러그를 제1도전층으로 형성하는 공정과, 전체표면상부에 제1절연막을 소정두께 형성하고 비트라인을 형성하는 공정과, 전체표면상부에 제2절연막을 소정두께 형성하는 공정과, 상기 제2절연막 상부구조를 평탄화시키는 제3절연막을 형성하는 공정과, 상기 제3절연막 상부에 식각장벽층을 형성하는 공정과, 상기 저장전극 제1콘택홀의 콘택플러그를 노출시키는 저장전극 제2콘택홀을 자기정렬적인 콘택식각공정으로 형성하는 공정과, 전체표면상부에 제2도전층을 소정두께 형성하는 공정과, 상기 저장전극 제2콘택홀 측벽에 제4절연막 스페이서를 형성하는 공정과, 상기 저장전극 제2콘택홀을 제3도전층으로 매립하는 공정과, 상기 제3절연막이 노출될 때까지 제2,3도전층과 제4절연막을 평탄화식각하는 공정과, 상기 저장전극 제2콘택홀 내부의 제4절연막을 제거하여 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
그리고, 반도체기판 상부에 워드라인을 형성하는 공정과, 상기 워드라인 측벽에 절연막 스페이서를 형성하는 공정과, 전체표면상부에 제1절연막을 소정두께 형성하는 공정과, 전체표면상부에 제1절연막 상부구조를 평탄화시키는 제2절연막을 형성하는 공정과, 상기 반도체기판을 노출시키는 저장전극 콘택홀을 자기정렬적인 콘택식각공정으로 형성하는 공정과, 전체표면상부에 제1도전층을 소정두께 형성하는 공정과, 상기 저장전극 콘택홀 측벽에 제3절연막 스페이서를 형성하는 공정과, 상기 저장전극 콘택홀을 제2도전층으로 매립하는 공정과, 상기 제2절연막이 노출될 때까지 제1,2도전층과 제3절연막을 평탄화식각하는 공정과, 상기 저장전극 콘택홀 내부의 제3절연막과 상기 제2절연막을 제거하여 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것을 제3특징으로 한다.
또한, 반도체기판 상부에 워드라인을 형성하는 공정과, 상기 워드라인 측벽에 절연막 스페이서를 형성하는 공정과, 전체표면상부에 제1절연막을 소정두께 형성하는 공정과, 전체표면상부에 제1절연막 상부구조를 평탄화시키는 제2절연막을 형성하는 공정과, 상기 제2절연막 상부에 식각장벽층을 형성하는 공정과, 상기 반도체기판을 노출시키는 저장전극 콘택홀을 자기정렬적인 콘택식각공정으로 형성하는 공정과, 상기 반도체기판에 접속되는 제1도전층을 소정두께 형성하는 공정과, 상기 저장저극 콘택홀 측벽에 제3절연막 스페이서를 형성하는 공정과, 상기 저장전극 콘택홀을 제2도전층으로 매립하는 공정과, 상기 제2절연막이 노출될 때까지 제1,2도전층과 제3절연막을 평탄화식각하는 공정과, 상기 저장전극 콘택홀 내부의 제3절연막을 제거하여 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것을 제4특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 워드라인(도시안됨)을 형성한다. 그리고, 전체표면상부를 평탄화시키는 평탄화층(13)을 형성한다.
이때, 상기 평탄화층(13)은 비.피.에스.지.(BPSG:Boro Phospho Silicate Glass, 이하에서 BPSG라 함) 또는 테오스(Tetra Ethyl Ortho Silicate, 이하에서 TEOS라 함)로 형성한다.
그 다음에, 비트라인 콘택마스크(도시안됨)과 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 예정된 부분, 즉 소오스/드레인 접합영역(도시안됨)을 노출시키는 비트라인 콘택홀(도시안됨)과 저장전극 제1콘택홀(15)을 형성한다.
그리고, 상기 비트라인 콘택홀과 저장전극 콘택홀(15)에 제1다결정실리콘막(17)으로 매립하여 비트라인 콘택플러그와 저장전극 콘택플러그를 형성한다.
이때, 상기 비트라인 콘택플러그와 저장전극 콘택플러그는 상기 제1다결정실리콘막(17)을 상기 저장전극 제1콘택홀(15)과 비트라인 콘택홀을 매립하도록 전체표면상부에 증착하고, 상기 제1다결정실리콘막(17)을 전면식각하여 형성한다.
그 다음에, 전체표면상부에 제1절연막(19)을 소정두께 형성한다. 이때, 상기 제1절연막(19)은 중온산화막(Middle Temp. Oxide:이하에서 MTO라 함)이나 TEOS 산화막으로 형성한다.
그리고, 상기 비트라인 콘택플러그에 접속되는 비트라인(21)을 형성한다. 이때, 상기 비트라인(21)은 후속공정인 자기정렬공정을 위하여 비트라인 상부에 마스크 산화막(23)을 형성한다.
그 다음에, 전체표면상부에 상기 비트라인(21)의 절연특성을 향상시키기 위한 제2절연막인 실리콘질화막(25)을 소정두께 형성한다. 이때, 상기 제2절연막은 상기 실리콘질화막(25)과 같이 산화막과 일정한 식각선택비 차이를 갖는 다른 절연막으로 형성할 수 있다.(도 1a)
그리고, 전체표면상부에 제3절연막(29)을 1,000~10,000Å 정도의 두께로 형성한다.
이때, 상기 제3절연막(29)은 BPSG, 산화막 또는 플라즈마 화학증착법(Plasma Enhenced Chemical Vapor Deposition, 이하에서 PECVD라 함)의 산화막 등과 같이 상기 제2절연막인 실리콘질화막(25)과 일정한 식각선택비 차이를 갖는 절연막으로 형성한다.
그 다음에, 자기정렬적인 콘택식각공정으로 상기 저장전극 콘택플러그(17)를 노출시키는 저장전극 제2콘택홀(31)을 형성한다.(도 1b)
그리고, 전체표면상부에 제2다결정실리콘막(33)을 소정두께 형성하고, 그 상부에 제4절연막(35)인 산화막을 소정두께 형성한다.
그 다음에, 상기 제4절연막(35)을 이방성식각하여 상기 저장전극 제2콘택홀(31)의 측벽에 형성된 제2다결정실리콘막(33) 상부에 제4절연막(35) 스페이서를 형성한다.(도 1c)
그리고, 전체표면상부에 제3다결정실리콘막(37)을 소정두께 증착하여 상기 저장전극 제2콘택홀(31)을 매립하고, 상기 제3절연막(29)이 노출되도록 화학기계연마(Chemical Mechanical Polishing, 이하에서 CMP라 함) 공정을 실시한다.
그 다음에, 노출된 제4절연막(35) 스페이서와 제3절연막(29)을 제거한다. 이때, 상기 제4절연막(29,35) 스페이서와 제3절연막(29) 제거공정은 상기 제2,3다결정실리콘막(33,37) 및 제2절연막인 실리콘질화막(25)과의 식각선택비 차이를 이용하여 실시한다.(도 1c, 도 1d)
그리고, 상기 비트라인(21) 표면에 형성된 제2절연막인 실리콘질화막(25)과의 식각선택비 차이를 이용하여 상기 제3절연막(29)을 제거함으로써 비트라인(21)과 비트라인(21) 사이에 형성되고, 상기 제2절연막(25)으로부터 1,000~10,000Å 정도의 높이로 측벽이 형성됨으로써 표면적이 증가된 실린더형 저장전극(39)을 형성한다.
이때, 상기 저장전극(39)은 제1,2,3다결정실리콘막(17,33,37)로 구성된다.(도 1e)
한편, 상기 본 발명의 제1실시예는 상기 도 1b의 자기정렬적인 콘택식각공정전에 상기 제3절연막(29) 및 제2,3다결정실리콘막(33,37)과의 식각선택비 차이를 갖는 식각장벽층(도시안됨)을 상기 제3절연막(29) 상부에 형성하고, 상기 식각장벽층 및 제2,3도전층과의 식각선택비 차이를 이용하여 상기 제4절연막(35) 스페이서를 제거하고, 도 1d의 상태에서 유전체막과 상부전극인 플레이트전극을 형성하여 캐패시터를 형성할 수도 있다.
또한, 상기 도 1c의 공정에서와 같이 도전층과 절연층을 다수 형성하되, 최상부에 도전층을 형성하고, 상기 도 1d의 공정에서와 같이 CMP 또는 전면식각공정을 실시하여 다중 실린더형 저장전극을 형성할 수도 있다.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(41) 상부에 워드라인(43)을 형성한다. 그리고, 상기 워드라인(43) 상부에 마스크 산화막(45)을 형성한다. 그리고, 상기 마스크 산화막(45)과 상기 워드라인(43) 측벽에 절연막 스페이서(47)을 형성한다.
그 다음에, 전체표면상부에 제1절연막인 실리콘질화막(49)을 소정두께 형성한다.
이때, 상기 실리콘질화막(49)은 후속공정으로 사용되는 산화막과 식각선택비 차이를 갖는 절연물질로 대신할 수 있다.
그 다음에, 전체표면상부에 제2절연막(51)을 소정두께 형성한다. 이때, 상기 제2절연막(51)은 1,000~10,000Å 정도의 두께로 형성한 것으로서, BPSG, 산화막 또는 플라즈마 화학증착법(Plasma Enhenced Chemical Vapor Deposition, 이하에서 PECVD라 함)의 산화막 등과 같이 상기 제1절연막인 실리콘질화막(49)과 일정한 식각선택비 차이를 갖는 절연막으로 형성한다.
그리고, 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 제2절연막(51)을 식각하여 상기 반도체기판(41)의 예정된 부분, 즉 소오스/드레인 접합영역(도시안됨)을 노출시키는 저장전극 콘택홀(53)을 형성한다.
그 다음에, 전체표면상부에 제1다결정실리콘막(55)을 소정두께 형성한다. 그리고, 전체표면상부에 제3절연막(57)인 산화막을 소정두께 형성한다.(도 2a)
그리고, 상기 제3절연막(57)을 이방성식각하여 상기 저장전극 콘택홀(53)의 측벽에 형성된 제1다결정실리콘막(55) 상부에 제3절연막(57) 스페이서를 형성한다.(도 2b)
그 다음에, 전체표면상부에 제2다결정실리콘막(59)을 소정두께 증착하여 상기 저장전극 콘택홀(53)을 매립한다.(도 2c)
그리고, 상기 제1,2다결정실리콘막(55,59)과 제3절연막(57) 스페이서를 식각하되, 상기 제2절연막(51)이 노출될 때까지 CMP 공정을 실시한다.
이때, 상기 CMP 공정은 전면식각공정으로 대신할 수도 있다.
그 다음에, 상기 노출된 제3절연막(57) 스페이서를 제거한다. 이때, 상기 제3절연막(35) 스페이서 제거공정은 상기 제1,2다결정실리콘막(55,59)과의 식각선택비 차이를 이용하여 실시한다.(도 2d)
그리고, 상기 제2절연막(51)을 제거하되, 상기 워드라인(43) 표면에 형성된 제2절연막인 실리콘질화막(25)과의 식각선택비 차이를 이용한 습식방법으로 제거함으로써 상기 제1절연막(49)으로부터 1,000~10,000Å 정도의 높이로 측벽이 형성되어 표면적이 증가된 실린더형 저장전극(61)을 형성한다.
이때, 상기 저장전극(61)은 제1,2다결정실리콘막(55,59)로 구성된다.(도 1e)
한편, 상기 본 발명의 제2실시예는 상기 도 2a의 자기정렬적인 콘택식각공정전에 상기 제3절연막(55) 및 제1,2다결정실리콘막(55,59)과의 식각선택비 차이를 갖는 식각장벽층(도시안됨)을 상기 제2절연막(51) 상부에 형성하고, 상기 식각장벽층 및 제2,3도전층과의 식각선택비 차이를 이용하여 상기 제3절연막(55) 스페이서를 제거하고, 도 2d의 상태에서 유전체막과 상부전극인 플레이트전극을 형성하여 캐패시터를 형성할 수도 있다.
또한, 상기 도 2a의 공정에서와 같이 도전층과 절연층을 다수 형성하되, 최상부에 도전층을 형성하는 순으로 상기 저장전극 콘택홀(53)을 매립하고, 상기 도 2d의 공정에서와 같이 CMP 또는 전면식각공정을 실시하여 다중 실린더형 저장전극을 형성할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 워드라인이나 비트라인의 사이에 워드라인이나 비트라인 상부로부터 삼차원적 구조를 갖는 저장전극을 형성함으로써 후속공정으로 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (29)

  1. 반도체기판 상부의 평탄화층을 형성하는 공정과,
    상기 반도체기판의 예정된 부분을 노출시키는 저장전극 제1콘택홀을 형성하는 동시에 비트라인 콘택홀을 형성하는 공정과,
    상기 저장전극 제1콘택홀과 비트라인 콘택홀을 매립하는 콘택플러그를 제1도전층으로 형성하는 공정과,
    전체표면상부에 제1절연막을 소정두께 형성하고 비트라인을 형성하는 공정과,
    전체표면상부에 제2절연막을 소정두께 형성하는 공정과,
    상기 제2절연막 상부구조를 평탄화시키는 제3절연막을 형성하는 공정과,
    상기 저장전극 제1콘택홀의 콘택플러그를 노출시키는 저장전극 제2콘택홀을 자기정렬적인 콘택공정으로 형성하는 공정과,
    전체표면상부에 제2도전층을 소정두께 형성하는 공정과,
    상기 저장전극 제2콘택홀 측벽에 제4절연막 스페이서를 형성하는 공정과,
    상기 저장전극 제2콘택홀을 제3도전층으로 매립하는 공정과,
    상기 제3절연막이 노출될 때까지 제2,3도전층과 제4절연막을 평탄화식각하는 공정과,
    상기 저장전극 제2콘택홀 내부의 제4절연막과 상기 제3절연막을 제거하여 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 청구항 1에 있어서,
    상기 평탄화층은 BPSG 절연막이나 TEOS 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 청구항 1에 있어서,
    상기 제1절연막은 MTO 또는 TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 청구항 1에 있어서,
    상기 비트라인은 상측에 마스크 절연막이 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 청구항 1에 있어서,
    상기 제2절연막은 실리콘질화막과 같이 산화막과 일정한 식각선택비 차이를 갖는 절연물질로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 청구항 1에 있어서,
    상기 제3절연막은 BPSG 절연막, 실리콘산화막 또는 PECVD 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 청구항 1 또는 청구항 6에 있어서,
    상기 제3절연막은 1,000~10,000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 청구항 1에 있어서,
    상기 제4절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 청구항 1에 있어서,
    상기 평탄화식각공정은 CMP 공정으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 청구항 1에 있어서,
    상기 평탄화식각공정은 전면식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 청구항 1에 있어서,
    상기 제3절연막 제거공정은 상기 제2,3도전층 그리고 제2절연막과의 식각선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  12. 청구항 1에 있어서,
    상기 저장전극은 제2도전층과 제4절연막 순서로 다수 형성하고 상기 제3도전층을 증착한 다음, 후속공정을 실시하여 표면적이 더욱 증가된 다중 실린더형으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  13. 반도체기판 상부의 평탄화층을 형성하는 공정과,
    상기 반도체기판의 예정된 부분을 노출시키는 저장전극 제1콘택홀을 형성하는 동시에 비트라인 콘택홀을 형성하는 공정과,
    상기 저장전극 제1콘택홀과 비트라인 콘택홀을 매립하는 콘택플러그를 제1도전층으로 형성하는 공정과,
    전체표면상부에 제1절연막을 소정두께 형성하고 비트라인을 형성하는 공정과,
    전체표면상부에 제2절연막을 소정두께 형성하는 공정과,
    상기 제2절연막 상부구조를 평탄화시키는 제3절연막을 형성하는 공정과,
    상기 제3절연막 상부에 식각장벽층을 형성하는 공정과,
    상기 저장전극 제1콘택홀의 콘택플러그를 노출시키는 저장전극 제2콘택홀을 자기정렬적인 콘택식각공정으로 형성하는 공정과,
    전체표면상부에 제2도전층을 소정두께 형성하는 공정과,
    상기 저장전극 제2콘택홀 측벽에 제4절연막 스페이서를 형성하는 공정과,
    상기 저장전극 제2콘택홀을 제3도전층으로 매립하는 공정과,
    상기 제3절연막이 노출될 때까지 제2,3도전층과 제4절연막을 평탄화식각하는 공정과,
    상기 저장전극 제2콘택홀 내부의 제4절연막을 제거하여 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  14. 청구항 13에 있어서,
    상기 식각장벽층은 상기 제3절연막 및 제2,3도전층과 식각선택비 차이를 갖는 물질로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  15. 청구항 13에 있어서,
    상기 저장전극은 제2도전층과 제4절연막 순서로 다수 형성하고 상기 제3도전층을 증착한 다음, 후속공정을 실시하여 표면적이 더욱 증가된 다중 실린더형으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  16. 반도체기판 상부에 워드라인을 형성하는 공정과,
    상기 워드라인 측벽에 절연막 스페이서를 형성하는 공정과,
    전체표면상부에 제1절연막을 소정두께 형성하는 공정과,
    전체표면상부에 제1절연막 상부구조를 평탄화시키는 제2절연막을 형성하는 공정과,
    상기 반도체기판을 노출시키는 저장전극 콘택홀을 자기정렬적인 콘택식각공정으로 형성하는 공정과,
    전체표면상부에 제1도전층을 소정두께 형성하는 공정과,
    상기 저장전극 콘택홀 측벽에 제3절연막 스페이서를 형성하는 공정과,
    상기 저장전극 콘택홀을 제2도전층으로 매립하는 공정과,
    상기 제2절연막이 노출될 때까지 제1,2도전층과 제3절연막을 평탄화식각하는 공정과,
    상기 저장전극 콘택홀 내부의 제3절연막과 상기 제2절연막을 제거하여 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  17. 청구항 16에 있어서,
    상기 제1절연막은 MTO 또는 TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  18. 청구항 16에 있어서,
    상기 워드라인은 상측에 마스크 절연막이 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  19. 청구항 16에 있어서,
    상기 제2절연막은 실리콘질화막과 같이 산화막과 일정한 식각선택비 차이를 갖는 절연물질로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  20. 청구항 16에 있어서,
    상기 제3절연막은 BPSG 절연막, 실리콘산화막 또는 PECVD 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  21. 청구항 16 또는 청구항 20에 있어서,
    상기 제3절연막은 1,000~10,000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  22. 청구항 16에 있어서,
    상기 제4절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  23. 청구항 16에 있어서,
    상기 평탄화식각공정은 CMP 공정으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  24. 청구항 16에 있어서,
    상기 평탄화식각공정은 전면식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  25. 청구항 16에 있어서,
    상기 제3절연막 제거공정은 상기 제2,3도전층 그리고 제2절연막과의 식각선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  26. 청구항 16에 있어서,
    상기 저장전극은 제2도전층과 제4절연막 순서로 다수 형성하고 상기 제3도전층을 증착한 다음, 후속공정을 실시하여 표면적이 더욱 증가된 다중 실린더형으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  27. 반도체기판 상부에 워드라인을 형성하는 공정과,
    상기 워드라인 측벽에 절연막 스페이서를 형성하는 공정과,
    전체표면상부에 제1절연막을 소정두께 형성하는 공정과,
    전체표면상부에 제1절연막 상부구조를 평탄화시키는 제2절연막을 형성하는 공정과,
    상기 제2절연막 상부에 식각장벽층을 형성하는 공정과,
    상기 반도체기판을 노출시키는 저장전극 콘택홀을 자기정렬적인 콘택식각공정으로 형성하는 공정과,
    상기 반도체기판에 접속되는 제1도전층을 소정두께 형성하는 공정과,
    상기 저장전극 콘택홀 측벽에 제3절연막 스페이서를 형성하는 공정과,
    상기 저장전극 콘택홀을 제2도전층으로 매립하는 공정과,
    상기 제2절연막이 노출될 때까지 제1,2도전층과 제3절연막을 평탄화식각하는 공정과,
    상기 저장전극 콘택홀 내부의 제3절연막을 제거하여 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  28. 청구항 27에 있어서,
    상기 식각장벽층은 상기 제3절연막 및 제1,2도전층과 식각선택비 차이를 갖는 물질로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  29. 청구항 27에 있어서,
    상기 저장전극은 제1도전층과 제3절연막 순서로 각각 소정두께 다수 형성하고 상기 제3도전층을 증착한 다음, 후속공정을 실시하여 표면적이 더욱 증가된 다중 실린더형으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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