JPH02237059A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置およびその製造方法に係り、
特にＭＯＳＦＥＴやＤＲＡＭ等におけるコンタクト構造
に関する． 《従来の技術》 近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、いわゆるＭＯＳ型ＤＲＡＭの高集積化、大容量化が
急速に進められている．この高集積化に伴い、゛情報（
電荷）を蓄積するキャパシタの面積は減少し、この結果
メモリ内容が誤って読み出されたり、あるいはα線等に
よりメモリ内容が破壊されるソフトエラーなどが問題に
なっている． このような問題を解決し、高集積化、大容量化をはかる
ための方法の１つとして、ＭＯＳキャパシタをメモリセ
ル領域上に積層し、該キャパシタの１電極と、半導体基
板上に形成されたスイッチングトランジスタの１電極と
を導通させるようにすることにより、実質的にキャパシ
タの占有面積を拡大し、ＭＯＳキャパシタの静電容量を
増大させるようにした積層型メモリセルと呼ばれるメモ
リセル梢造が提案されている． この積層型メモリセルは、第１４図（ａ）乃至第１４図
（ｃ）に示すように、ｐ型のシリコン基板１０１内に形
成された素子分離絶縁膜１０５によって素子分離された
１メモリセル領域内に、ｎ形拡散層からなるソースおよ
びドレイン領域１０７と、ソースおよびドレイン領域１
０７間にゲート絶縁膜１０９を介してゲート電＠１１ｏ
とを形成しスイッチングトランジスタとしてのＭＯＳＦ
ＥＴを構成すると共に、この上層にＭＯＳＦＥＴのソー
ス領域１０７にコンタクトするようにＭＯＳＦＦ，Ｔの
ゲートＺ　’Ｉｌｉｉ　１　１　０および隣接メモリ七
ルのＭＯ　Ｓ　Ｆ　ＥＴのゲート電極（ワード線）上に
絶縁Ｍ１１ｌを介して形成された第１のキャパシタ＠　
［２１　１　３と、第２のキャパシタ電極１１５によっ
てキャパシタ絶縁ｆｉｌｌ４を挾みキャパシタを形成し
てなるものである． この積層型メモリセルは、次のようにして形成される． すなわち、この積層型メモリセルは、ｐ型のシリコン基
板１０１内に、ｎ形拡散層からなるソースおよびドレイ
ン領域１０７と、ソースおよびドレイン領域１０７間に
ゲート絶縁膜１０９を介してゲート＝ｉｔｔｏとを形成
しスイッチングトランジスタとしてのＭＯＳＦＥＴを形
成する．次いで、基板表面全体に絶縁膜１１１としての
酸化シリコン膜を形成した後、ソースまたはドレイン領
域１０７へのコンタクトを行うためのストレージノード
コンタクト１１７を形成し、高濃度にドープされた多結
晶シリコン層からなる第１のキャパシタ電＠１１３のパ
ターンを形成する．そして、この第１のキャパシタ電［
！１１３上に酸化シリコン膜からなるキャパシタ絶縁膜
１・１４および、多結晶シリコン層を順次堆積する．こ
の後、多結晶シリコン層内にリンなどのイオンをイオン
注入し、９００℃１２０分程度の熱処理を行い、所望の
導電性を持つように高濃度にドープされた多結晶シリコ
ン層を形成する．そして最後に、高濃度にドープされた
多結晶シリコン層をパターニングして、第２のキャパシ
タ電１ｆｉ　１　１　５と第１のキャパシタ電極１１３
とによってキャパシタ絶緑Ｊｌ１１４を挾んだＭＯＳキ
ャパシタが形成され、ＭＯＳＦＥＴとＭＯＳキャパシタ
とからなるメモリセルが得られる．このような構成では
、ストレージノード電極を素子分離領域の上まで拡大す
ることができ、また、ストレージノード電極の段差を利
用できることがら、キャパシタ容量をプレーナ構造の数
倍乃至数十倍に高めることができる． 従って、メモリセル面積を縮小しても蓄積電荷量の減少
を防止することができる． さらにまた、ストレージ・ノード部の拡散層は、ストレ
ージノードｔｆ！（第１のキャパシタ電極１１３）下の
拡散層１０７のみとなり、α線により発生した電荷を収
集する拡散層の面積が極めて小さくソフトエラーに強い
楕遺となっている．しかし、このようなセル楕遣では、
以下にのべるような欠点がある． その１つは、平坦性の悪さおよびそれに起因する加工の
難しさである． すなわち、電極数に注目してみると、電荷をストレージ
・ノード電１ｉ！ｌｌ３に蓄えるため、通常のシリコン
基板上に蓄える平面セルに比較して電極数が１層多くな
る． このため、上側の層になるほど、下地の平坦性が悪く、
フォトリソグラフイやエッチングにおける加工が龍しく
なり、各電極のオープン不良やショート不良が多発する
という問題があった．すなわち、ストレージ・ノード電
極、キャパシタ絶縁膜、プレート電極の段差により、眉
間絶縁膜の上面と基板とのレベル差が大きくなり、ビッ
ト線金属の被覆性が低下するのみならず、ビット線の加
工が困難となる． また、このような積層型キャパシタにおいて、キャパシ
タの実質面積は、下層側に位置する第１のキャパシタｔ
　’ｆｆｉの上面の面積と、パターン形成後の側面部分
からなり、一定の厚さの第１のキャパシタ電極を仮定し
た場合、殊に、高集積化に際しては、メモリセルの占有
面積の低下に伴い、側面部分の実質面積に占める割合は
大きくなる．従って、キャパシタ容量を一定に保つため
には、ストレージ・ノード電極の膜厚を大きくし、段差
による側面部分の比率を高める必要がある．一方、第１
のキャパシタ電極は通常３０００Ａ程度の膜厚を有して
おり、このパターン形成は、反応性イオンエッチング等
の異方性エッチングで行うのが望ましいとされているが
、異方性エッチングを用いた場合、既にＭＯＳＦＥＴが
形成され、起伏をなす表面に形成された膜の加工である
ため、長時間のエッチングが必要となる．このような長
時間にわたる異方性エッチングは、下地のＭＯＳＦＥＴ
に悪影響を与え、トランジスタ特性の劣化を招きやすい
という問題があった．またこのような長時間のエッチン
グをおこなっても、起伏による傾斜面上に残留する膜を
完全に除去するのは困髭であり、隣接メモリセルとの短
絡を生じることがしばしばであった． さらにまた、プレート電極１１５の加工においても、ビ
ットｆｉｌｌ８と基板とをコンタクトさせるためのビッ
ト線コンタクト１１７と、ストレージ・ノード電［ｉ１
１３のエッジとの間でプレート電ｆ！ｌｌ５を加工する
必要があり、寸法的に余裕がなく高集積化に際しては問
題が多く、また、ストレージ・ノード電極１１３を厚く
した場合特に、下地の段差が大きいためにプレート″！
！ｊｈ極１１５の加工も極めて困龍となる． そこで、第１５図＜ａ）乃至第１５図（ｃ）に示すよう
に、ビット線２１０が、ＭＯＳＦＥＴ上の第１の眉間絶
縁膜２０６内に形成されたビット線コンタクト２０９に
よってＭＯＳＦＥＴのソス・ドレイン２０５の内の一方
に接続されるパッドｔ極２０７に接続され、素子分離領
域２０２上を走行しており、さらにストレージノード電
極２１３および２２０が、ビット線よりも上層に位置し
、かつストレージノード電極２２０は薄く形成され、こ
のストレージノードコンタクト２１２内にキャパシタ絶
縁膜およびプレート電極が入り込むようにして、ストレ
ージノード電極の内側および外側側面の両方をキャパシ
タとして使用するようにした構造のＤＲＡＭが提案され
ている（特願６３−２９９９４２号）． そして、この構造では、ストレージノード電極も、該第
１の眉間絶ｍＷＡ２０６内に形成されたパッド用コンタ
クト２１２ｐによってＭＯＳＦＥＴのソース・ドレイン
５の内の他方に接続されるパッドｔ極２０７に、第１の
眉間絶縁膜２０６、第２の層間絶縁膜２０８および第３
の眉間絶縁膜２ｌ１内に形成されたストレージノードコ
ンタクト２１２を介して接続されている． この第３の眉間絶縁膜２１１は、ビット線２１０とキャ
パシタとの絶縁のための絶縁膜である．この構造では、
ビット線が第１のキャパシタ電極よりも下層に形成され
ているため、ビット線形成時にはその下層の配線はゲー
ト電極のみであるため、平坦性が良好で加工は容易であ
る．また、第２のキャパシタ電極すなわちプレート電極
のパターニングが、ビット線コンタクトの位置に依存す
ることなく形成でき、寸法的な余裕も不要となるため、
省スペース化をはかることができる． しかしながら、このようなセル構造では、第１４図に示
した従来例のセル構造に比べ、パッド電極形成用コンタ
クトの形成およびパッドｔ　Ｍの形成分だけ工数が増大
するという問題があった。

（発明が解決しようとする課題） このように、第１５図に示した改造型の積層型メモリセ
ル構造では、キャパシタの形成の際、平坦性は改善され
るが、パッドｔ極形成用コンタクトの形成およびパッド
電極の形成の分だけ工数が増大するという問題があった
． 本発明は、前記実情に鑑みてなされたもので、メモリセ
ル占有面積の縮小化にもかかわらず、十分なキャパシタ
容量を確保することができ、工数を増大させることなく
、信頼性の高いメモリセル構遣およびその製造方法を提
供することを目的とする． また、本発明は、ビット線の加工性を向上し、信頼性の
高いメモリセルを提供することを目的とする． 〔発明の構成〕 （課題を解決するための手段》 そこで本発明の第１では、ＭＯＳＦＥＴと、キャパシタ
とによってセルを形成し、該ＭＯＳＦＥＴのソースまた
はドレインの一方にビット線を接続し、ゲート電極にワ
ード線を接続すると共に、前記ＭＯＳＦＥＴの形成され
た基板表面を覆う絶縁膜に開口されたストレージノード
コンタクトを介して、前記ＭＯＳＦＥＴのソースまたは
ドレイン領域の他方にキャパシタ電極が接続するように
した積層型キャパシタ横造の半導体記憶装置において、
ビット線がキャパシタ電極よりも下層に形成されると共
に、ビット線と前記ソースまたはドレインの一方との接
続が、ビット線よりも上層に形成された接続導体層によ
って達成されるようにしている． また、本発明の第２では、ビット線を形成した後に、Ｍ
ＯＳＦＥＴの表面に形成される眉間絶縁膜の表面にビッ
ト線コンタクトを形成し、ＭＯＳＦＥＴのソースまたは
ドレインの一方と該ビット線とを接続する接続導体層を
形成するようにしている． また、本発明の第３の半導体記憶装置では、ビット線が
、該ＭＯＳＦＥＴのソースまたはドレインの一方から成
長せしめられたシリコン層を介して、ソースまたはドレ
インの一方に接続されている． （作用） 上記構成によれば、ビット線とソースまたはドレインの
一方との接続がビット線よりも上層に形成された接続導
体層によって達成されるため、第１５図に示した改造型
の積層型メモリセル構造では、パッドコンタクトの形成
、パッド＠　極の形成およびビット線コンタクトの開孔
後にビット線の形成を行っていたのが、ビット線の形成
後、パッドコンタクト開孔とビット線コンタクトの開孔
とを同時に行い、パッド電極に相当する接続導体層の形
成を行うようにすればよく、工数が低減される． また、ビット線の下部には、ゲート電極一層しかないた
め、ゲート！極とパッドｔｆｌ！どの二層が存在してい
た改造型の積層型メモリセル構造に比べてもさらに段差
が小さくなり、上層のキャパシタ形成に際しての加工が
さらに容易になる．また、第２のキャパシタ電極すなわ
ちプレート電極のパターニングが、ビット線コンタクト
の位置に依存することなく形成でき、寸法的な余裕も不
要となるため、省スペース化がはかれる上、加工が容易
である． すなわち、積層型メモリセル構造の欠点である平坦性の
悪さおよびそれに起因する加工の困雑さを解決すると共
に、工数の増大および蓄積容量の低減を招くことなく、
さらに高集積化をはかることが可能となる． 従って、メモリセル占有面積の縮小化に際しても、十分
なキャパシタ容量を確保することができ、また、隣接セ
ル間の短絡を招くこともない．本発明の第３の半導体記
憶装置では、ビット線が、該ＭＯＳＦＥＴのソースまた
はドレインの一方から成長せしめられたシリコン層を介
して、ソースまたはドレインの一方に接続されているた
め、ビット線コンタクトが浅くてすみ、加工性が良好で
信頼性の高いものとなる． 《実施例》 以下、本発明の実施例について図面を参照しつつ詳細に
説明する． 第１図（ａ）乃至第１図［ｄ）は、本発明実施例の積層
形メモリセル構造のＤＲＡＭのビット線方向に隣接する
２ビット分を示す平面図、そのＡ−Ａ′断面図、Ｂ−Ｂ
′断面図、ｃ−ｃ’断面図である． このＤＲＡＭは、ｐ型シリコン基板１内に形成され素子
分離絶縁膜２で分離されたメモリセル領域内に、基板表
面にゲート絶縁膜３を介して形成されたゲートｉｌｉ４
とこの両側に形成されたソスおよびドレイン領域５とか
らなるＭＯＳＦＥＴと、ストレージノード電極１３とプ
レート電極１５とでキャパシタ絶縁膜１４を挾むことに
よって形成されるキャパシタとを形成してなるものであ
る． このＤＲＡＭの特徴は、ビット線１０が、ＭＯＳＦＥＴ
上の第１の眉間絶縁膜６上に形成され、さらにこの上層
に第２の眉間絶縁膜８を介してブリッジ電′！ｆｌ７が
形成され、このブリッジ電極７は第２の眉間絶縁膜８内
に形成された第１のビット線コンタクト９ａと第１およ
び第２の眉間絶縁膜６，８内に形成された第２のビット
線コンタクト９ｂとを介して、ビット線１０とＭＯＳＦ
ＥＴのソース・ドレイン５の内の一方とを接続したこと
にある． そして、さらにこの上層に第３の眉間絶縁膜１１が形成
され、この第３の眉間絶縁Ｍ１１内に形成されたストレ
ージノードコンタクト１２を介してＭＯ　Ｓ　Ｆ　ＥＴ
のソース・ドレイン５の内の他の一方に接続するように
ストレージノード電極１３が形成され、さらにこの上層
に順次積層されるキャパシタ絶縁膜１４およびプレート
ｔ　［ｉ　１　５とによってキャパシタを形成している
． 他部については、通常の積層型メモリセル構造のＤＲＡ
Ｍと全く同様である． すなわち、比抵抗５Ω・Ｃｌ１程度のｐ型のシリコン基
板１内に形成された素子分離絶縁膜２によって分離され
た活性化領域内に、ソース・ドレイン領域を構成するｎ
形拡散層５と、これらソース・ドレイン領域間にゲート
絶縁膜３を介してゲートｔ１＃！４を形成し、ＭＯＳＦ
ＥＴを構成すると共に、この上層にキャパシタが形成さ
れている．そして、ゲート＠　’Ｆｆｉはメモリ．セル
アレイの一方向に連続的に配列されてワード線を構成し
ている．次に、このＤＲＡＭの製造方法について図面を
参照しつつ説明する． 第２図乃至第８図はこのＤＲＡＭの製造工程を示す図で
あり、各図において（ａ）乃至（ｄ）はそれぞれビット
線方向に隣接する２ビット分を示す平面図、そのＡ−Ａ
’断面図、Ｂ−Ｂ′断面図、Ｃ−ｃ’断面図である． まず、第２図（ａ）乃至（ｄ）に示すように、比抵抗５
Ω・ＣＩＩ程度のｐ型のシリコン基板１の表面に、’Ｉ
ｉＡ　厚５　０　ｎｍの酸化シリコンＭ１７および窒化
シリコン膜１８を形成しこれをパターニングし、これら
酸化シリコン膜１７および窒化シリコン膜１８のパター
ンをマスクとしてボロンをイオン注入し、チャンネルス
トッパ不純物層１６を形成する。

次いで、第３図（ａ）乃至（ｄ）に示すように、選択酸
化法により素子分離絶縁膜２を形成する．この酸化工程
中に、チャンネルストッパ不純物層１６は、素子分離絶
縁膜の下および横方向に拡散する．この素子分離方法は
、一例であり、必ずしもこの方法を用いる必要はなく、
他の方法を用いるようにしてもよい． そして、第４図（ａ）乃至（ｄ）に示すように、熱酸化
法によりｗＡＪ！ｉＥ１０ｎｌの酸化シリコン層３を形
成した後、ＣＶＤ法により２００ｎｎの多結晶シリコン
層４を堆積し、さらに眉間絶縁膜としての酸化シリコン
膜６を堆積し、フォトリソ法および反応性イオンエッチ
ング法によってこれらをパターニングし、ゲート絶縁膜
３およびゲート電極４を形成する． そして、このゲート電８ｉ！４をマスクとしてＡｓイオ
ンをイオン注入し、ｎ形拡散層５からなるソース・ドレ
イン領域を形成し、スイッチングトランジスタとしての
ＭＯＳＦＥＴを形成する．この拡散層の深さは、例えば
１５０ｎｎ程度とする．この後、ＣＶＤ法により、膜厚
１００ｎ１程度の酸化シリコン層からなる眉間絶縁膜２
６を全面に堆積し、反応性イオンエッチング法により、
全面をエッチングし、ゲート電極４の側面に自己整合的
に残置せしめる． さらに、第５図（ａ）乃至第５図（ｄ）に示すように、
この上層に、全面に膜厚３００ｎ１程度の第１の眉間絶
縁膜６を堆積する．この第１の層間絶縁膜は例えばＣＶ
Ｄ法により、酸化シリコン膜を１０ｎ１、そしてＢＰＳ
Ｇ膜を３５０ｎｌ、さらにＰＳＧ膜を２　５　０　ｒ＋
ｎの厚さに堆積し、この後９００℃でＢＰＳＧ膜および
ＰＳＧ膜をメルトしたのち、フッ化アンモニウム液によ
りＰＳＧ膜と表層部のＢＰＳＧＩＩ！をエッチング除去
することによって得られる．この後、さらに、ＣＶＤ法
により、膜厚５０ｎｍ程度の多結晶シリコンを堆積し、
ヒ素またはリンのイオン注入またはリン拡散等により、
ドーピングを行ったのち、スパッタ法やＥＢ蒸着法によ
りモリブデンシリサイドを全面に堆積し、反応性イオン
エッチングにより、両者をエッチングしビット線１０を
パターニングする．続いて、第６図（ａ）乃至第６図（
ｄ）に示すように、全面に膜厚３００ｎｍ程度の第２の
層間絶縁Ｍ８を堆積したのち、フォトリ，ソ法および反
応性イオンエッチングにより、第１のビット線コンタク
ト９ａを形成すると共に第１の眉間絶縁膜６をも貫通し
ソース・ドレイン領域５の表面が露呈するように第２の
ビット線コンタクト９ｂを形成する．．この第２の眉間
絶縁膜８は、第１の眉間絶縁膜６と同様に、例えば、Ｃ
ＶＤ法により形成される膜厚１０ｎｍ程度の酸化シリコ
ン膜、膜厚３５０ｎｍ程度のＢＰＳＧ膜、更に膜厚２５
０ｎｍ程度のＰＳＧＩｌｉを順次堆積し、９００℃でＢ
ＰＳＧ膜およびＰＳＧ膜を溶融せしめ、フッ化アンモニ
ウム液によってＰＳＧ膜とＢＰＳＧ膜の表層部をエッチ
ング除去することによって平坦化される，そして、コン
トクト開孔後、例えばＣＶＤ法により、多結晶シリコン
を全面に堆積し、反応性イオンエッチングによりパター
ニングし、ビット線１０とソース・ドレイン領域５とを
接続するブリッジ電極７を形成する．ここで、基板表面
の段差はさほど大きくないので第２の眉間絶縁膜８は容
易に平坦化でき、パターニングに問題は生じない．また
、コンタクト段差も比較的小さくて済むため、ビット線
の被覆性も良好となっている．こののち，第７図（ａ）
乃至第７図（ｄ）に示すように、全面に膜厚２００ｎｍ
程度の第３の眉間絶縁膜１１を堆積する．この眉間絶縁
膜１１は、例えば、ＣＶＤ法により形成される膜厚５０
ｎｍ程度の酸化シリコン膜、膜厚３００ｎｍ程度のＢＰ
ＳＧ膜、更に膜厚２５０ｎｍ程度のＰＳＧＪＩＩＩを順
次堆積し、第２の眉間絶縁膜と同様に９００℃でＢＰＳ
Ｇ膜およびＰＳＧ膜を溶融せしめ、フッ化アンモニウム
液によってＰＳＧ膜とＢＰＳＧ［の表層部をエッチング
除去することによって平坦化される．そして、フォトリ
ソ法および反応性イオンエッチング法より、ストレージ
ノードコンタクト１２を形成した後、全面に膜厚３　０
　０　ｎｎ乃至６ｏｏｎ＋ｉの多結晶シリコン膜を堆積
しドーピングを行い、ストレージノード電ｆ！１３を形
成する。

そして、第８図（ａ）乃至第８図（ｄ）に示すように、
異方性エッチングにより多結晶シリコン膜１３をパター
ニングし、セル間のキャパシタの分離を行う． そして、この上層に、ＣＶＤ法により窒化シリコン膜を
全面に１０ｒ＋ｎ程度堆積し、次に９５０’Ｃの水蒸気
雰囲気中で３０分程度酸化することにより酸化シリコン
膜と窒化シリコン膜との２層構造のキャパシタ絶縁膜１
４を形成し、さらに全面に膜厚３０００人の多結晶シリ
コン膜を堆積しドーピングした後、フオトリソ法および
反応性イオンエッチング法により、パターニングし、プ
レート電極としての第２のキャパシタ電［２１５を形成
し第１図（ａ）乃至第１図（ｄ）に示したようなＤＲＡ
Ｍが完成する． 上記構成によれば、ビット線１０とソースまたはドレイ
ンの一方５との接続がビット線よりも上層に形成された
ブリッジ電極７によって達成されるため、第１５図に示
した改造型の積層型メモリセル梢造では、パッドコンタ
クトの形成、パッド電極の形成およびビット線コンタク
トの開孔後にビット線の形成を行っていたのが、ビット
線の形成後、パッドコンタクト開孔とビット線コンタク
トの開孔とを同時に行い、パッド電極に相当するブリッ
ジｔ極７の形成を行うようにすればよく、工数が大幅に
低減される． また、ビット線の下部には、ゲート電極一層しかないた
め、ゲート電極とパッド電極との二層が存在していた改
造型の積層型メモリセル構造に比べてもさらに段差が小
さくなり、上層のキャパシタ形成に際しての加工をさら
に高精度化することが可能になる． そして、キャパシタ容量の増大に次ぐ改造型の積層型メ
モリセル楕造の第２の利点である平坦性による加工精度
のを向上と言う点をもそのまま維持することができる．
すなわち、第１のキャパシタ電極よりも下層に形成され
ているため、ビット線形成時にはその下層の配線はゲー
ト電極のみであり、平坦性が良好で加工は容易である．
すなわち、積層型メモリセル構遣の欠点である平坦性の
悪さおよびそれに起因する加工の困麹さを解決すると共
に、工数の増大および蓄積容量の低減を招くことなく、
さらに高集積化をはかることが可能となる． 次に本発明の第２の実施例について説明する．第９図［
ａ）乃至第９図（ｄ）は、本発明実施例の第２の実施例
の積層形メモリセル構造のＤ　ＲＡＭのビット線方向に
隣接する２ビット分を示す平面図、そのＡ−Ａ’断面図
、Ｂ−Ｂ’断面図、Ｃ一Ｃ′断面図である． このＤＲＡＭは、ブリッジ電極２７およびストレージノ
ード電極１３が、ソース・ドレイン領域５に直接コンタ
クトする代わりに、ソース・ドレイン領域５から選択的
に成長せしめられたエビタキシャル成長層２０を介して
ソース・ドレイン領域５にコンタクトするようにし、ビ
ット線コンタクトおよびストレージノードコンタクト形
成の際のコンタクト孔の形成が浅くてすむようにしたも
のである．ここでストレージノード電［！１３は、さら
にブリッジ電極２７と同一工程で形成されたパ・ツド電
極２３を介して該エビタキシャル成長層２０に接続され
るようになりでいる． 池部については、前記第１の実施例と全く同様である． このＤＲＡＭの製造に際しては、前記第１の実施例と全
く同様にして、素子分離後、第４図＋ａ）乃至（ｄ）に
示すように、ゲート絶縁膜３およびゲートｆ４極４を形
成し、このゲート電極４をマスクとしてＡｓイオンをイ
オン注入し、ｎ形拡散層５からなるソース・ドレイン領
域を形成し、スイッチングトランジスタとしてのＭＯＳ
ＦＥＴを形成し、絶縁膜２６をゲートｔ極４の側面に自
己整合的に残置せしめる． こののち、第１０図（ａ）乃至第１０図（ｄ）にゲート
絶縁膜の一部を除去し、ｎ形拡散層５が表面に露呈する
ようにしたのち、エビタキシャル成長法により、ｎ形拡
散層５表面に選択的にエビタキシャル成長層２０を形成
する． さらに、第１１図（ａ）乃至第１１図（ｄ）に示すよう
に、第１の実施例と同様にして、この上層に、全面に膜
厚３００ｒｖ程度の第１の眉間絶縁膜６を堆積しさらに
ビット線１０を形成した後、第２の眉間絶縁膜８を堆積
し、第１のビット線コンタクト９ａを形成すると共に第
１の眉間絶縁膜６をも貫通しソース・ドレイン領域５の
表面が露呈するように第２のビット線コンタクト９ｂお
よび第１のストレージノードコンタクト１２ａを形成す
る．この後、ビット線１０とソース・ドレイン領域５上
のエビタキシャル成長層２０とを接続するブリッジｔｆ
！２７と共に、ストレージノードコンタクト内のエビタ
キシャル成長層２０に接続するようにパッド電極２３を
形成する． こののち、第１２図（ａ）乃至第１２図（ｄ）に示すよ
うに、前記第１の実施例と同様にして第３の眉間絶縁膜
１１を堆積し、これに第２のストレージノードコンタク
ト１２ｂを形成した後、多結晶シリコン膜からなるスト
レージノード電極１３を形成する． そして、後は前記第１の実施例と同様にして、キャパシ
タ絶縁膜１４、プレートｔ＠としての第２のキャパシタ
ｔ極１５を形成し第９図（ａ）乃至第９図（ｄ）に示し
たようなＤＲＡＭが完成する．この構成では、前記第１
の実施例の持つ効果に加えて、エビタキシャル成長層を
形成しているため、ビット線コンタクトの形成およびス
トレージノードコンタクトの形成に際し、エッチング深
さが短くてすみ、加工精度も向上し、信頼性の向上をは
かることができる． なお、この例では、ブリッジ電極の形成と同時にストレ
ージノード電極の下地となるパッド電極を形成するよう
にしたが、このパッド電極の形成をやめ、ストレージノ
ード電極をエビタキシャル成長層に直接コンタクトする
ようにしてもよい。

次に、本発明の第３の実施例について説明する．このＤ
ＲＡＭでは、第１３図に示すように、ビット線１０はそ
のまま、キャパシタの上層に形成し、ｎ形拡散層５表面
に選択的にエビタキシャル成長層３０を形成し、このエ
ビタキシャル成長層３０にコンタクトするようにビット
線を形成するようにしている． すなわち、このＤＲＡＭ構造は、第１４図に示したよう
な、ビット線をキャパシタの上層に形成した従来のＤＲ
ＡＭの構造において、ビット線コンタクト位！の下地に
、ｎ形拡散層５からエビタキシャル成長層を形成してお
くようにし、ビット線コンタクトの形成に際し、このエ
ビタキシャル成長層にコンタクトすればよいようにし、
エッチング深さを浅くして、ビット線コンタクトの加工
精度を上げようとするものである． この積層型メモリセルは、第１３図（ａ＞乃至第１３図
（ｃ）に示すように、ｐ型のシリコン基板１内に形成さ
れた素子分離絶縁膜２によって素子分離された１メモリ
セル領域内に、ｎ形拡散層からなるソースおよびドレイ
ン領域５と、ソースおよびドレイン領域５間にゲート絶
縁膜３を介してゲート電極４を形成しスイッチングトラ
ンジスタとしてのＭＯ　Ｓ　Ｆ　ＥＴを構成すると共ｃ
Ｌ、この上層にＭＯＳＦＥＴのソース領域またはドレイ
ン領域５の一方にコンタクトするように、ＭＯＳＦＥＴ
のゲート電極４および隣接メモリセルのＭＯＳＦＥＴの
ゲート′ｒｈ極（ワード線》上に絶縁膜６を介して形成
された第１のキャパシタ電極１３と、第２のキャパシタ
電Ｉ＃ｌ１５によってキャパシタ絶縁ＷＡ１４を挾みキ
ャパシタを形成してなるものである．そして、第２のキ
ャパシタ電極１５の上層に形成される第３の眉間絶縁膜
１１にビット線コンタクトを形成し、ＭＯＳＦＥＴのソ
ース領域またはドレイン領域５の他の一方から成長せし
められたエビタキシャル成長層３０にコンタクトするよ
うにビット線１０が形成されている．この積層型メモリ
セルは、次のようにして形成される． すなわち、まずｐ型のシリコン基板１内に、ｎ形拡散層
からなるソースおよびドレイン領域５と、ソースおよび
ドレイン領域５間にゲート絶縁膜３を介してゲート電［
ｆ４とを形成しスイッチングトランジスタとしてのＭＯ
ＳＦＥＴを形成する．次いで、基板表面全体に第１の眉
間絶縁膜６としての酸化シリコン膜を形成した後、ソー
スおよびドレイン領域５の一方へのコンタクトを行うた
めの第１のビット線コンタクト１２ａを形成し、この第
１のビット線コンタクト１２ａ内に露呈するｎ形拡散層
からエビタキシャ．ル成長層３０を成長せしめる．そし
てこの後、再び第２の眉間絶縁膜８としての酸化シリコ
ン膜を形成し、ソースおよびドレイン領域５の他の一方
へのコンタクトを行うためのストレージノードコンタク
ト９を形成し、高濃度にドープされた多結晶シリコン層
からなる第１のキャパシタ電極１３のパターンを形成す
る． そして、この第１のキャパシタｔ極１３上に酸化シリコ
ン膜か〜らなるキャパシタ絶縁膜１４および、多結晶シ
リコン層を順次堆積する．この後、多結晶シリコン層内
にリンなどのイオンをイオン注入し、９００℃１２０分
程度の熱処理を行い、所望の導電性を持つように高濃度
にドープされた多結晶シリコン層を形成する．そして、
高濃度にドープされた多結晶シリコン層をパターニング
して、第２のキャパシタ電極１５と第１のキャパシタｔ
　極１　３とによってキャパシタ絶縁膜１４を挾んだＭ
ＯＳキャパシタが形成され、ＭＯＳＦＥＴとＭＯＳキャ
パシタとからなるメモリセルが得られる． そして、最後に、第３の眉間絶縁膜１１を形成し、これ
に第２のビット線コンタクト１２ｂを形成し、この内に
露呈するエビタキシャル成長層３０にコンタクトするよ
うにビット線を形成する．このような構成では、第２の
ビット線コンタクト１２ｂが浅くてすむため、加工精度
が向上し、信頼性の高いものとなる． なお、前記第３の実施例では、ビット線コンタクトの形
成後、ビット線の形成に先立ち、エビタキシャル成長層
を形成しておくようにしたが、ストレージノードコンタ
クトへのストレージノード電極の形成に際しても同様に
コンタクトの形成後、エビタキシャル成長層を形成して
おくようにしてもよい．これにより、さらに信頼性は向
上する．また、キャパシタ絶縁膜としては酸化シリコン
膜と窒化シリコン膜の２層構造膜の池、酸化シリコン膜
や五酸化タンタル（Ｔａ２０ｓ）等の金属酸化膜を用い
るようにしても良い． また、第１のキャパシタ！極としては多結晶シリコン膜
を用いたが、必ずしも多結晶シリコン膜に限定されるも
のではなく、タングステン薄膜を用いるなど適宜変更可
能である． さらにまた、これらの実施例では、積層キャバシタ構造
のＤＲＡＭについて説明したが、トレンチ構造のＤＲＡ
Ｍに対しても適用可能である．〔発明の効果〕 以上説明してきたように、本発明の半導体記憶装置によ
れば、ＭＯＳＦＥＴと、キャパシタとによってセルを形
成した積層型キャパシタ楕遣の半導体記憶装置において
、ビット線が第１のキャパシタ電極よりも下層に形成さ
れると共に、ビット線と前記ソースまたはドレインの一
方との接続が、ビット線よりも上層に形成された接続導
体層によって達成されるようにしているため、ビット線
形成時には平坦性が良好となり、信頼性の向上をはかる
ことができる． また、本発明の方法では、ビット線を形成した後に、Ｍ
ＯＳＦＥＴの表面に形成される眉間絶縁膜の表面にビッ
ト線コンタクトを形成し、ＭＯＳＦＥＴのソースまたは
ドレインの一方と該ビット線とを接続する接続導体層を
形成するようにしているため、製造が容易で工数を増大
することなく信頼性の高い半導体記憶装置を得ることが
可能となる． さらに、本発明によれば、ＭＯＳＦＦ，Ｔと、キャパシ
タとによってセルを形成し、ビット線が第１のキャパシ
タ電極よりも上層に形成される積層型キャパシタ構造の
半導体記憶装置において、ビット線が、ＭＯ　Ｓ　Ｆ　
ＥＴのソースまたはドレインの一方から成長せしめられ
たエビタキシャルシリコン層を介して該ソースまたはド
レインの一方に接続されるようにしているため、ビット
線コンタクトが浅くてすみ、加工が容易となる上、信顆
性も向上する．

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｄ）は、本発明の第１の実施
例の積層形メモリセル構造のＤＲＡＭのビット線方向に
隣接する２ビット分を示す平面図、そのＡ−Ａ′断面図
、Ｂ−Ｂ’断面図、ｃ−ｃ’断面図、第２図乃至第８図
はこのＤＲＡＭの製造工程を示す図、第９図（ａ）乃至
第９図（ｄ）は、本発明の第２の実施例の積層形メモリ
セル構遣のＤＲＡＭのビット線方向に隣接する２ビット
分を示す平面図、そのＡ−Ａ”断面図、Ｂ−Ｂ’断面図
、ｃ−ｃ’断面図、第１０図乃至第１２図はこのＤＲＡ
Ｍの製造工程を示す図、第１３図（ａ）乃至第１３図（
ｄ）は、本発明の第３の実施例の積層形メモリセル構造
のＤＲＡＭのビット線方向に隣接する２ビット分を示す
平面図、そのＡ−Ａ’断面図、Ｂ−Ｂ’断面図、ｃ−ｃ
’断面図、第１４図および第１５図は従来例のＤＲＡＭ
を示す図である．ス・ドレイン領域、１０９・・・ゲー
ト絶縁膜、１１０・・・ゲート電極、１１１・・・絶縁
膜、１１２・・・ストレージノードコンタクト、１１３
・・・第１の　キャパシタ電極、１１４・・・キャパシ
タ絶縁膜、１１５・・・第２のキャパシタ電極、１１６
・・・チャンネルストッパ不純物層、１１７・・・ビッ
ト線コンタクト、１１８・・・ビット線、１１９・・・
絶縁膜．■・・・ｐ型のシリコン基板、２・・・素子分
離絶縁膜、３・・・ゲート絶縁膜、４・・・ゲート電極
、５・・・ｎ型拡散層、６，８．１１・・・層間絶縁膜
、７・・・ブリッジｔｉ、９・・・ビット線コンタクト
、１０・・・ビット線、１２・・・ストレージノードコ
ンタクト、１３，２０・・・第１のキャパシタ″ｒ！！
ｈ極（ストレージノード電極）、１４・・・キャパシタ
絶縁膜、１６・・・チャンネルストッパ不純物層、１５
・・・第２のキャパシタ電＠（プレートｔ［ｉ）、２０
．３０・・・エビタキシャル成長層、１０１・・・ｐ型
のシリコン基板、１０５・・・素子分離絶縁膜、１０６
・・・１０７・・・ソ−→ 第７ 第ＩＱ図

Claims (3)

【特許請求の範囲】
1. （１）ＭＯＳＦＥＴと、キャパシタとによってセルを形
   成し、該ＭＯＳＦＥＴのソースまたはドレインの一方に
   ビット線を接続し、ゲート電極にワード線を接続すると
   共に、 前記ＭＯＳＦＥＴの形成された基板表面を 覆う絶縁膜に開口されたストレージノードコンタクトを
   介して、前記ＭＯＳＦＥＴのソースまたはドレイン領域
   の他方にキャパシタ電極が接続するようにした積層型キ
   ャパシタ構造の半導体記憶装置において、 ビット線がキャパシタ電極よりも下層に形 成されると共に、 ビット線と前記ソースまたはドレインの一 方との接続が、ビット線よりも上層に形成された接続導
   体層によってなされていることを特徴とする半導体記憶
   装置。
2. （２）半導体基板上にＭＯＳＦＥＴを形成するＭＯＳＦ
   ＥＴ形成工程と、 ビット線を形成するビット線形成工程と、 前記ＭＯＳＦＥＴのソースまたはドレイン 領域の一方にコンタクトするようにキャパシタを形成す
   るキャパシタ形成工程とを含む半導体記憶装置の製造方
   法において、 前記ビット線形成後に、前記ビット線と前 記ＭＯＳＦＥＴのソースまたはドレイン領域の他方との
   両方にコンタクトするように接続導体層を形成し、前記
   ビット線と前記ＭＯＳＦＥＴのソースまたはドレイン領
   域の他方とを接続する接続導体層形成工程を含むことを
   特徴とする半導体記憶装置の製造方法。
3. （３）ＭＯＳＦＥＴと、キャパシタとによってセルを形
   成し、該ＭＯＳＦＥＴのソースまたはドレインの一方に
   ビット線を接続し、ゲート電極にワード線を接続すると
   共に、 前記ＭＯＳＦＥＴの形成された基板表面を 覆う絶縁膜に開口されたストレージノードコンタクトを
   介して、前記ＭＯＳＦＥＴのソースまたはドレイン領域
   の他方にキャパシタ電極が接続するようにした積層型キ
   ャパシタ構造の半導体記憶装置において、 ビット線が、該ＭＯＳＦＥＴのソースまた はドレインの一方から成長せしめられたシリコン層を介
   して、ソースまたはドレインの一方に接続されているこ
   とを特徴とする半導体記憶装置。