JPH07142603A

JPH07142603A - 半導体記憶装置の製造方法

Info

Publication number: JPH07142603A
Application number: JP5288463A
Authority: JP
Inventors: Kaoru Takeda; 薫武田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1993-11-17
Filing date: 1993-11-17
Publication date: 1995-06-02

Abstract

(57)【要約】【目的】高集積化とキャパシタ容量の増大とを両立する
ことが可能な半導体記憶装置の簡単な製造方法を提供す
る。【構成】蓄積電極５９の境界部分の下部にアンダカット
６７が形成されている。そして、アンダカット６７内に
も誘電体膜６０および対向電極６１が形成されている。
そのため、蓄積電極５９のアスペクト比を大きくするこ
となく、アンダカット６７の分だけ電極面積を増やすこ
とができる。アンダカット６７は、蓄積電極５９の形成
後に等方的なエッチングを行い、蓄積電極５９の境界部
分の下部に積極的にサイドエッチングが入るようにして
形成する。このときのエッチング条件は絶縁層５８に対
する選択比が高いもの（すなわち、高い耐シリコン酸化
膜選択比をもつもの）とし、アンダカット６７の形成時
における絶縁層５８の不要なエッチングを防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置の製造方
法に係り、詳しくは、高集積化とキャパシタ容量の増大
とを両立することが可能なスタック型メモリセルを用い
るＤＲＡＭの製造方法に関する。

【０００２】

【従来の技術】近年、半導体記憶装置の大容量化が求め
られている。それに伴い、半導体記憶装置の高集積化も
求められている。半導体記憶装置の中でもＤＲＡＭは、
集積化技術の進歩の象徴としてしばしば取り上げられる
ほど、さかんな研究開発が進められている。

【０００３】ＤＲＡＭを構成するメモリセルの形式は、
１つのメモリセルを構成するＭＯＳトランジスタの数に
応じて、１トランジスタ型，３トランジスタ型および４
トランジスタ型に分けられる。その中で、１トランジス
タ型メモリセルは、電荷を記憶する１つのＭＯＳキャパ
シタと、その電荷を転送する１つのＭＯＳトランジスタ
のみで１つのメモリセルが構成される。従って、他の形
式と比べて構成が簡単で小型化が容易であり、４Ｋビッ
ト以上のＤＲＡＭでは一般に１トランジスタ型メモリセ
ルが採用されている。

【０００４】近年のＤＲＡＭの技術の進展には目覚まし
いものがあり、４Ｍビットや１６ＭビットＤＲＡＭは既
に市販段階を向かえ、６４Ｍビットさらには２５６Ｍビ
ットＤＲＡＭについても試作段階に入っている。このよ
うなＤＲＡＭの大容量化にあたって最も重要なのは、メ
モリセルを小型化して集積密度を上げることにより、高
集積化を実現してチップサイズを縮小化することであ
る。そのためには、１トランジスタ型メモリセルを用
い、ＭＯＳキャパシタの容量を小さくすればよい。しか
し、ソフトエラーの回避やノイズマージンの確保につい
て配慮すると、安易にキャパシタ容量を小さくすること
はできず、むしろ、できるだけ大きくする必要がある。

【０００５】キャパシタ容量Ｃは、式（１）で表され
る。Ｃ＝ε₀ε_S・Ａ／ｄ ……（１）（ε₀：真空中の誘電率、ε_S：電極間の誘電体膜（キ
ャパシタ絶縁膜）の比誘電率、Ａ：電極面積、ｄ：誘電
体膜の膜厚）式（１）から、メモリセルを小型化しながらキャパシタ
容量を大きくするには、以下の方法が考えられる。

【０００６】誘電体膜の比誘電率を大きくする。誘電体膜の膜厚を薄くする。ＭＯＳキャパシタを三次元的な構造にして電極面積を
増やす。

【０００７】の方法では、比誘電率の大きな高誘電体
膜を用いることが考えられるが、高誘電体膜は現在開発
段階にあり、未だ実用化には至っていない。また、の
方法を単独で用いるとなると、メモリセルの小型化に伴
って誘電体膜の膜厚が極めて薄くなり、誘電体膜にピン
ホールが生じる恐れがあるため、信頼性の面から実用的
ではない。そこで、との方法を併用する方法、つま
り、ＭＯＳキャパシタを三次元的な構造にして電極面積
を増やした上で、誘電体膜の膜厚を可能な限り薄くする
方法について開発が進められている。

【０００８】１トランジスタ型メモリセルを構造的にみ
ると、従来、プレーナ型メモリセルが広く使われてき
た。しかし、プレーナ型メモリセルでは、電極面積を増
やすと、それに伴ってメモリセルの専有面積が大きくな
る。そこで、ＭＯＳキャパシタの形状を立体的にするこ
とにより電極面積を増やすことが考えられ、スタック型
メモリセルやトレンチ型メモリセルが提案された。

【０００９】スタック型メモリセルは、半導体基板上
に、ポリシリコンによる多層構造を備える。これを製造
するには、３層ポリシリコン技術を用い、第１のポリシ
リコン層をゲート電極（ワード線）とし、第２および第
３のポリシリコン層で誘電体膜を挟んでＭＯＳキャパシ
タを形成する。そのため、第２のポリシリコン層によっ
て形成される蓄積電極（ストレージノード）の膜厚を厚
くすることにより、特に、その側壁部分の面積増大によ
って、電極面積の増大を図ることができる。

【００１０】図８に、従来のスタック型メモリセルの断
面図を示す。Ｐ型半導体基板５１上に、ＬＯＣＯＳ法に
よるフィールト酸化膜５２が形成されている。フィール
ト酸化膜５２によって限定されるアクティブ領域上に、
ゲート酸化膜５３を介して、第１のポリシリコン層によ
るゲート電極（ワード線）５４が形成されている。ゲー
ト電極５４の両側における半導体基板５１の表面に、Ｎ
型のソースまたはドレイン領域５６，５７が形成されて
いる。また、フィールド酸化膜５２上に、ゲート電極５
４と隣接するワード線５５が形成されている。ゲート電
極５４およびワード線５５の上に絶縁層５８が形成さ
れ、その上に、第２のポリシリコン層による蓄積電極５
９が形成されている。蓄積電極５９の上に誘電体膜６０
が形成され、その上に、第３のポリシリコン層による対
向電極６１が形成されている。対向電極６１の上に絶縁
層６２およびビット線６３が形成され、コンタクトホー
ル６４によってビット線６３とソースまたはドレイン領
域５７とが接続されている。ビット線６３の上に絶縁層
６５が形成され、その上に配線６６が形成されている。

【００１１】

【発明が解決しようとする課題】しかし、スタック型メ
モリセルでは、メモリセルの小型化に伴い、蓄積電極の
アスペクト比が大きくなってメモリセルの表面に大きな
段差が生じるという問題がある。メモリセルの表面に段
差が生じると、その表面に配線層を均一に形成するのが
難しくなる上に、形成した配線層に断線が起こりやす
い。そのため、スタック型メモリセルでは１６Ｍビット
ＤＲＡＭを境にその限界があらわになってきた。

【００１２】そこで、特開平２−２６０６５号公報に開
示されるようなスタック型メモリセル（以下、改良スタ
ック型メモリセルという）が提案された。図９に、その
改良スタック型メモリセルの断面図を示す。尚、図９に
おいて、図８に示す従来のスタック型メモリセルと同じ
構成部材については符号を等しくしてある。

【００１３】図９に示すように、蓄積電極５９の境界部
分の下部にアンダカット６７が形成されている。そし
て、アンダカット６７内にも誘電体膜６０および対向電
極６１が形成されている。そのため、蓄積電極５９のア
スペクト比を大きくすることなく、アンダカット６７の
分だけ電極面積を増やすことができる。

【００１４】ところで、同公報によると、等方性エッチ
ングによってアンダカット６７を形成する前に、絶縁層
５８の上にシリコンナイトライド層６８を形成してい
る。シリコンナイトライド層６８は、アンダカット６７
の形成時において絶縁層５８を保護し、ゲート電極５４
と次の工程で堆積される対向電極６１との端落現象を防
止するためにある。

【００１５】従って、シリコンナイトライド層６８を形
成するための工程を設けなければならず、メモリセルの
製造工程が複雑化すると共に工程数が増加するという問
題があった。

【００１６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、高集積化とキャパシタ
容量の増大とを両立することが可能な半導体記憶装置の
簡単な製造方法を提供することにある。

【００１７】

【課題を解決するための手段】本発明は、第１導電型の
半導体基板上にフィールド酸化膜を形成することにより
アクティブ領域を定義する第１工程と、アクティブ領域
上に第２導電型のソースまたドレイン領域を形成し、ソ
ースまたドレイン領域上にゲート電極を形成すると同時
にフィールド酸化膜上にワード線を形成し、それらの上
に絶縁層を形成する第２工程と、ソースまたはドレイン
領域の一部分を露出させるために、絶縁層にコンタクト
ホールを形成する第３工程と、第３工程で露出されたソ
ースまたはドレイン領域および絶縁層の全表面にポリシ
リコン層を形成する第４工程と、ポリシリコン層上にマ
スクとしてのパターンを形成する第５工程と、マスクと
してのパターンをエッチング・マスクとして用い、ポリ
シリコン層を異方性エッチングすることにより蓄積電極
を形成する第６工程と、蓄積電極の側壁に側壁保護膜を
形成する第７工程と、側壁保護膜をエッチング・マスク
として用い、蓄積電極の境界部分の下部を等方的にエッ
チングすることによりアンダカットを形成する第８工程
と、アンダカットを含む蓄積電極の表面に誘電体膜を形
成する第９工程と、誘電体膜上に対向電極を形成する第
１０工程とを含むことをその要旨とする。

【００１８】

【作用】第７工程で形成される側壁保護膜は、蓄積電極
の境界部分の下部付近には付着していないか、付着して
いてもごく薄いものである。そのため、第８工程におい
て、絶縁層に対する選択比が高いエッチング条件による
等方的なエッチングを行うことにより、絶縁層が不要に
エッチングされることなくアンダカットが形成される。
従って、蓄積電極のアスペクト比を大きくすることな
く、アンダカットの分だけ電極面積を増やすことがで
き、高集積化とキャパシタ容量の増大とを両立すること
ができる。

【００１９】

【実施例】以下、本発明を具体化した一実施例の製造工
程を図１〜図７に従って説明する。

【００２０】尚、本実施例において、図９に示した改良
スタック型メモリセルと同じ構成部材については符号を
等してその詳細な説明を省略する。工程１（図１参照）；まず、ＬＯＣＯＳ法により、半導
体基板５１上にフィールド酸化膜５２を形成することに
よりアクティブ領域が定義される。このアクティブ領域
上に膜厚５０〜２００Å程度のゲート酸化膜５３が形成
される。次に、ゲート酸化膜５３上に、不純物がドーピ
ングされたポリシリコンによるゲート電極（ワード線）
５４が形成される。それと同時に、ゲート電極５４と隣
接するワード線５５がフィールド酸化膜５２上に形成さ
れる。ワード線５５は、ゲート電極５４と同様に、不純
物がドーピングされたポリシリコンによって形成され
る。そして、ゲート電極５４の両側の半導体基板５１の
表面に、Ｎ型不純物をドーピングすることによりソース
またはドレイン領域５６，５７が形成され、上述の構造
の表面全体上にシリコン酸化膜による絶縁層５８が形成
される。続いて、ソースまたはドレイン領域５６の一部
に対応する絶縁層５８を異方性エッチングし、ソースま
たはドレイン領域５６の一部分を露出させる。そして、
露出されたソースまたはドレイン領域５６および絶縁層
５８の上に、ＣＶＤ法により、蓄積電極となるポリシリ
コン層５９ａ（膜厚；０．３μm 程度）が形成される。

【００２１】工程２（図２参照）；ポリシリコン層５９
ａ上へのフォトレジスト塗布、マスク露光および現像等
の工程を経て、蓄積電極形成のためのエッチング・マス
クであるフォトレジストパターンＰＲが形成される。

【００２２】工程３（図３参照）；フォトレジストパタ
ーンＰＲをエッチング・マスクとして用い、ポリシリコ
ン層５９ａを異方性エッチングして蓄積電極５９が形成
される。このときのエッチング条件（例）は、ＲＩＥ装
置を使用し、エッチングガス；ＨＢｒ／Ｃｌ₂，ガス圧
力；１００mTorr ，ＲＦパワー；２６５W とする。

【００２３】エッチングが絶縁層５８に達したかどうか
の検出（終点検出）には、光学式の終点検出器を用い
る。光学式の終点検出器は、エッチングガスのプラズマ
の発光強度を検出することにより、ポリシリコン層５９
ａとシリコン酸化膜による絶縁層５８との境界を検知す
る。

【００２４】また、ポリシリコン層５９ａの正確な異方
性エッチングを実現するため、フォトレジストパターン
ＰＲおよび蓄積電極５９の側壁に側壁保護膜ＳＰが形成
されるようにする。その側壁保護膜ＳＰは、蓄積電極５
９の境界部分の下部付近（図示Ａ部）には付着していな
いか、付着していてもごく薄いものである。

【００２５】工程４（図４参照）；フォトレジストパタ
ーンＰＲおよび側壁保護膜ＳＰをエッチング・マスクと
して用いた等方的なエッチングを行い、蓄積電極５９の
境界部分の下部に積極的にサイドエッチングが入るよう
にする。そのサイドエッチングにより、蓄積電極５９の
境界部分の下部にアンダカット６７が形成される。従っ
て、サイドエッチング量が多いほどアンダカット６７が
大きくなり電極面積を増やすことができるが、ここで
は、蓄積電極５９の平面的な寸法や膜厚を考慮してサイ
ドエッチング量を設定する。

【００２６】このときのエッチング条件は絶縁層５８に
対する選択比が高いもの（すなわち、高い耐シリコン酸
化膜選択比をもつもの）とする必要がある。例えば、円
筒形プラズマエッチング装置を使用し、エッチングガ
ス；ＨＢｒ／Ｃｌ₂／Ｏ₂，ガス圧力；５０mTorr ，Ｒ
Ｆパワー；１５０W とする。このように絶縁層５８に対
する選択比が高いエッチングを行うことにより、アンダ
カット６７の形成時における絶縁層５８の不要なエッチ
ングは防止される。

【００２７】工程５（図５参照）；フォトレジストパタ
ーンＰＲおよび側壁保護膜ＳＰが除去される。工程６（図６参照）；まず、蓄積電極５９の表面に、膜
厚１０〜６０Å程度のＬＴＯ膜またはＨＴＯ膜による下
部酸化膜が形成される。次に、ＬＰＣＶＤ法により、ア
ンモニア雰囲気中で下部酸化膜上に膜厚５０〜１５０Å
程度の窒化膜が形成される。続いて、この窒化膜上に、
下部酸化膜と同様にして、膜厚１０〜６０Å程度の上部
酸化膜が形成される。これにより、酸化膜（Oxide ）／
窒化膜（Nitride ）／酸化膜（Oxide ）構造、すなわち
ＯＮＯ構造の誘電体膜６０が得られる。この誘電体膜６
０は、アンダカット６７内にも形成される。そして、誘
電体膜６０の上に、ＣＶＤ法により、ポリシリコン層に
よる対向電極６１が形成される。

【００２８】工程７（図７参照）；まず、対向電極６１
の上に絶縁層６２が形成される。次に、絶縁層６２のソ
ースまたはドレイン領域５７に対応する部分にコンタク
トホール６４が形成される。そして、スパッタリング法
により絶縁層６２上にビット線６３の形成用にアルミ等
の金属配線層を形成し、コンタクトホール６４によって
ビット線６３とソースまたはドレイン領域５７とが接続
されるようにする。続いて、ビット線６３の上に絶縁層
６５が形成され、その上に配線６６が形成される。これ
により、本実施例の製造は完了する。

【００２９】このように、本実施例では、図９に示す従
来の改良スタック型メモリセル（特開平２−２６０６５
号公報開示）と同様に、アンダカット６７を設けたこと
により蓄積電極５９のアスペクト比を大きくすることな
く電極面積を増やすことができる。従って、高集積化を
図った上で大きなキャパシタ容量を得ることが可能とな
る。

【００３０】例えば、蓄積電極５９（膜厚；０．３μm
）の平面的な寸法が２×１μm の場合、アンダカット
６７の深さ（図７に示す距離Ｂ）を０．３μm とする
と、蓄積電極の表面積は約５．２μm²になる。一方、図
８に示す従来のスタック型メモリセルでは、蓄積電極５
９を本実施例と同じ大きさにすると、蓄積電極の表面積
は約３．８μm²になる。従って、本実施例は図８に示す
従来のスタック型メモリセルに比べ、電極面積（キャパ
シタ容量）を約１．４倍に増やすことができる。

【００３１】また、本実施例では、図９に示す従来の改
良スタック型メモリセルのようにシリコンナイトライド
層６８を形成するための工程を設ける必要がない。つま
り、図８に示す従来のスタック型メモリセルでは、蓄積
電極５９の形成時にサイドエッチングが発生しないよう
にエッチング条件を最適化している。本実施例では、そ
のサイドエッチングを積極的に活用してアンダカット６
７を形成している。但し、絶縁層５８に対する選択比が
高いエッチングを行うことにより、絶縁層５８に保護膜
（シリコンナイトライド層６８）を設けることなく、ア
ンダカット６７の形成時における絶縁層５８の不要なエ
ッチングを防止している。従って、本実施例によれば、
メモリセルの製造工程が簡単になり、工程数を少なくす
ることができる。

【００３２】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。１）ソースまたはドレイン領域５６，５７および蓄積電
極５９の形成に用いるＮ型不純物として、ヒ素，リン，
アンチモン等のＶ族の元素およびオキシ塩化リン（ＰＯ
Ｃｌ₃）等のＶ族の元素の化合物を用いる。また、ドー
ピング方法としては、ヒ素，リン，アンチモン等のドー
ピング時にはイオン注入法を使用し、オキシ塩化リン等
のガスを用いるドーピング時にはそのガス雰囲気中での
熱拡散法を使用する。

【００３３】２）絶縁層５８には、シリコン酸化膜以外
にも、シリコン窒化膜やシリケートガラス等、どのよう
な絶縁膜を用いてもよい。また、絶縁層５８の堆積方法
としては、スパッタリング法やＣＶＤ法等、どのような
方法を用いてもよい。

【００３４】３）絶縁層５８の異方性エッチングには、
ウェットエッチング法，ドライエッチング法，ウェット
エッチング法とドライエッチング法とを併用した方法
等、どのようなエッチング方法を用いてもよい。

【００３５】４）ポリシリコン層５９ａの堆積には、ス
パッタリング法やＣＶＤ法等、どのような方法を用いて
もよい。５）蓄積電極５９の形成に、ＲＩＥ装置でなくＥＣＲエ
ッチング装置やマグネトロンＲＩＥ装置を使用する。

【００３６】６）誘電体膜６０の下部酸化膜としてＬＴ
Ｏ（Low Temperature Oxide ）膜またはＨＴＯ（High T
emperature Oxide）膜を用いる。この場合は、基板に対
するドーピングの程度や種類の影響を受けることなく、
均一な下部酸化膜を形成することができる。また、誘電
体膜６０中の窒化膜を多層構造とすれば、誘電体膜６０
の特性を向上させることができる。

【００３７】７）誘電体膜６０をＯＮＯ構造ではなく、
酸化膜／窒化膜によるＯＮ構造または窒化膜／酸化膜に
よるＮＯ構造にする。８）誘電体膜６０として、ＰＺＴ（ＰｂＺｒ_1-XＴｉ_X
Ｏ₃），ＰＬＺＴ（Ｐｂ_1-XＬａ_XＺｒ_1-YＴｉ
_YＯ₃），ＢＴＯ（ＢａＴｉＯ₃），ＢＳＴ（Ｂａ_1- _X
Ｓｒ_XＴｉＯ₃），ＳＴＯ（ＳｒＴｉＯ₃），Ｔａ₂Ｏ
₅等の高誘電体膜を用いる。

【００３８】９）半導体基板５１をＮ型にし、ドーピン
グする不純物をＰ型にする。そのＰ型不純物としては、
ホウ素またはインジウムを用いる。１０）ポリシリコン層５９ａの異方性エッチングによっ
て蓄積電極５９が形成されるのと同時に側壁保護膜ＳＰ
を形成するのではなく、蓄積電極５９の形成後に側壁保
護膜ＳＰを形成する。

【００３９】１１）フォトレジストパターンＰＲを適宜
な材質のエッチング・マスクに置き代える。

【００４０】

【発明の効果】以上詳述したように本発明によれば、高
集積化とキャパシタ容量の増大とを両立することが可能
な半導体記憶装置の簡単な製造方法を提供することがで
きるという優れた効果がある。

【図面の簡単な説明】

【図１】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図２】一実施例の製造工程を説明するための断面図で
ある。

【図３】一実施例の製造工程を説明するための断面図で
ある。

【図４】一実施例の製造工程を説明するための断面図で
ある。

【図５】一実施例の製造工程を説明するための断面図で
ある。

【図６】一実施例の製造工程を説明するための断面図で
ある。

【図７】一実施例の製造工程を説明するための断面図で
ある。

【図８】従来のスタック型メモリセルの断面図である。

【図９】別の従来のスタック型メモリセルの断面図であ
る。

【符号の説明】

５１Ｐ型半導体基板５２フィールド酸化膜５４ゲート電極５５ワード線５６，５７ソースまたドレイン領域５８絶縁層５９ａポリシリコン層５９蓄積電極６０誘電体膜６１対向電極６７アンダカットＳＰ側壁保護膜ＰＲレジストパターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板（５１）上にフ
ィールド酸化膜（５２）を形成することによりアクティ
ブ領域を定義する第１工程と、アクティブ領域上に第２導電型のソースまたドレイン領
域（５６，５７）を形成し、ソースまたドレイン領域
（５６）上にゲート電極（５４）を形成すると同時にフ
ィールド酸化膜（５２）上にワード線（５５）を形成
し、それらの上に絶縁層（５８）を形成する第２工程
と、ソースまたはドレイン領域（５６，５７）の一部分を露
出させるために、絶縁層（５８）にコンタクトホールを
形成する第３工程と、第３工程で露出されたソースまたはドレイン領域（５
６）および絶縁層（５８）の全表面にポリシリコン層
（５９ａ）を形成する第４工程と、ポリシリコン層（５９ａ）上にマスクとしてのパターン
（ＰＲ）を形成する第５工程と、マスクとしてのパターン（ＰＲ）をエッチング・マスク
として用い、ポリシリコン層（５９ａ）を異方性エッチ
ングすることにより蓄積電極（５９）を形成する第６工
程と、蓄積電極（５９）の側壁に側壁保護膜（ＳＰ）を形成す
る第７工程と、側壁保護膜（ＳＰ）をエッチング・マスクとして用い、
蓄積電極（５９）の境界部分の下部を等方的にエッチン
グすることによりアンダカット（６７）を形成する第８
工程と、アンダカット（６７）を含む蓄積電極（５９）の表面に
誘電体膜（６０）を形成する第９工程と、誘電体膜（６０）上に対向電極（６１）を形成する第１
０工程とを含むことを特徴とする半導体記憶装置の製造
方法。