JP2000503814A - 埋め込みプレート電極を備えた集積半導体メモリ装置 - Google Patents
埋め込みプレート電極を備えた集積半導体メモリ装置Info
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.同形式の複数のメモリセルを有する集積半導体メモリ装置であって、 1.1.ドレイン領域(6)とソース領域(4)とゲート(8)を有する選択トラ ンジスタが設けられており、 1.2.前記ソース領域(4)とドレイン領域(6)は、半導体基体(12)内に 配置されており、前記ゲート(8)は、半導体基体(12)の上に配置されたア イソレーション層(10)内に配置されており、 1.3.メモリキャパシタが設けられており、該メモリキャパシタは、第1の電極 (16)と、第2の電極(18)と、これら2つの電極(16,18)間に配置 されたメモリ誘電体(20)を有しており、 1.4.前記第1の電極(16)は、選択トランジスタのソース領域(4)と導電 接続されており、 1.5.前記第2の電極(18)は、ソース領域(4)の下に設けられた共通のプ レート(14)と導電接続されている、 集積半導体メモリ装置において、 1.6.メモリキャパシタは、ソース領域(4)の上でアイソレーション層(10 )における開口部(2 6)の側面に配置されていることを特徴とする、 集積半導体メモリ装置。 2.前記メモリ誘電体(20)は強誘電性特性を有する、請求項1記載の半導体 メモリ装置。 3.前記メモリ誘電体(20)は10よりも大きい誘電率を有する、請求項1ま たは2記載の半導体メモリ装置。 4.前記メモリ誘電体(20)は酸化物誘電体であり、たとえばSBTN Sr Bi2(Ta1-xNbx)2O9,SBT SrBi2Ta2O9,PZT(Pb,Zr )TiO3,BST(Ba,Sr)TiO3またはST SrTiO3である、請 求項1〜3のいずれか1項記載の半導体メモリ装置。 5.前記開口部(26)はソース領域(4)よりも上の中央に配置されている、 請求項1〜4のいずれか1項記載の半導体メモリ装置。 6.前記第2の電極(18)は、下へ向かってソース領域(4)と半導体基体( 12)を通って延びる導電接続部(24)を介して、前記共通のプレート(14 )と接続されている、請求項1〜5のいずれか1項記載の半導体メモリ装置。 7.前記メモリ誘電体(20)は、下へ向かってソース領域(4)と半導体基体 (12)を通り前記共通のプレート(14)まで延びており、導電接続部(24 )を取り囲んでいる、請求項6記載の半導体メ モリ装置。 8.前記のメモリ誘電体(20)と第2の電極(18)は、下へ向かってソース 領域(4)と半導体基体(12)を通り前記共通のプレート(14)まで延びて おり、導電接続部(24)を取り囲んでいる、請求項6記載の半導体メモリ装置 。 9.アイソレーションカラー(28)が、下へ向かってソース領域(4)と半導 体基体(12)を通り共通のプレート(14)まで延びており、該アイソレーシ ョンカラー(28)は、ソース領域(4)と半導体基体(12)の領域で導電接 続部(24)を取り囲んでいる、請求項6記載の半導体メモリ装置。 10.前記共通のプレート(14)は、半導体基体(12)においてドープされた 領域である、請求項1〜9のいずれか1項記載の半導体メモリ装置。 11.請求項1〜10のいずれか1項記載の半導体メモリ装置の製造方法において 、 11.1.半導体基体(12)を用意し、 11.2.たとえばドーパントを該半導体基体(12)へ深部注入することで、共 通のプレート(14)を形成し、 11.3.前記半導体基体(12)のドーピングによりソースおよびドレイン領域 (4,6)を形成し、前記半導体基体(12)の上に配置されたアイソレーショ ン層(10)内にゲート(8)を形成す ることで、選択トランジスタから成るアレイを形成し、 11.4.前記ソース領域(4)の上で前記アイソレーション層(10)中に開口 部(26)を形成し、 11.5.該開口部(26)の側面に第1の電極(16)を被着し、 11.6.前記開口部(26)を、前記のソース領域(4)と半導体基体(12) を通り共通のプレート(14)までさらにエッチングして、第2の開口部(29 )を形成し、 11.7.前記第1の電極(16)のそれぞれ1つの上と前記第2の開口部(29 )の側面に、メモリ誘電体(20)と第2の電極(18)を堆積させ、 11.8.該第2の電極(18)のそれぞれ1つの内部に生じた中間スペースを導 電性材料で充填して、導電接続部(24)を形成することを特徴とする、 半導体メモリ装置の製造方法。 12.前記のステップ11.6.〜11.8.を置き換え、 前記第1の電極(16)のそれぞれ1つの上に、メモリ誘電体(20)と第 2の電極(18)を被着し、 前記開口部(26)を、前記のソース領域(4)と半導体基体(12)を通 り共通のプレート(14)までさらにエッチングして、第2の開口部( 29)を形成し、 前記第2の電極(18)のそれぞれ1つと前記開口部(29)の側面に、ア イソレーション層を堆積させ、 該アイソレーション層を前記第2の電極(18)の領域からそれぞれ除去し て、アイソレーションカラー(18)を形成し、 該アイソレーションカラー(28)と前記第2の電極(18)の内部にそれ ぞれ生じる中間スペースを導電性材料で充填して、導電性接続部(24)を形成 するステップとする、 請求項12記載の方法。 13.前記第1の電極(16)を被着する前に、バリア層たとえばTiN,WN, WTiNまたはTaNを、前記ソース領域(4)の上に被着する、請求項11ま たは12記載の方法。 14.前記メモリ誘電体(20)を堆積させる前に、バリア層たとえばTiN,W N,WTiNまたはTaNを、前記ソース領域(4)の上に被着する、請求項1 1または12記載の方法。
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