KR100578671B1 - 스택형 캐패시터 메모리 셀 및 그 제조방법 - Google Patents

Abstract

본 발명은 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)와 스택형 캐패시터의 DRAM 메모리 셀 및 트랜지스터의 소스/드레인과 캐패시터의 하부 전극 사이에 저저항성 콘택을 용이하게 하는 그 제조 방법에 관한 것이다. 바람직한 실시예에서의 방법은 그것과 MOSFET을 접속하는데 사용되는 도핑된 폴리실리콘 플러그 사이의 확산 배리어의 필요성 없이 캐패시터의 하부 전극에 대해 백금을 사용한다. 여기에서, 콘택의 형성은 캐패시터의 유전체를 형성하는데 사용되는 바륨 스트론튬 티타네이트와 같은 고유전 재료의 증착후에 수행된다. 또한 캐패시터의 하부 전극은 폴리실리콘 플러그와 관련하여 부분적으로 오프셋된다.

Description

스택형 캐패시터 메모리 셀 및 그 제조방법 {STACKED CAPACITOR MEMORY CELL AND METHOD OF MANUFACTURE}

도 1 내지 도 9는 본 발명에 따라 단지 부분적으로 정렬되는 폴리실리콘 플러그와 스택형 캐패시터의 하부 전극 사이의 접속부 형성을 도시한다.

※ 도면의 주요부분에 대한 부호의 설명 ※

10 : 실리콘 칩 12 : 폴리실리콘 플러그

13 : 소스/드레인 영역 14 : 제1 층

18 : 제4 층 20 : 개별 세그먼트

22 : 제5 층 24 : 제6 층

25 : 제7 층 27 : 개구부

30 : 콘택

본 발명은 반도체 소자의 제조에 관한 것으로서, 특히 반도체 칩의 상부면까지 연장하는 영역에 대해 반도체 칩에서 직렬 접속될 캐패시터를 형성하기 위해 반도체 칩의 상부면에 다층 스택을 사용하는 소자에 관한 것이다.

현재 다양한 반도체 집적 회로 소자는 회로 부품으로서 캐패시터를 포함한다. 전형적인 집적 회로 소자는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)에 의해 제공되는 스위치와 직렬의 저장 부품으로서 캐패시터를 메모리 셀로서 사용하는 다이내믹 랜덤 액세스 메모리(DRAM)이다. 이런 메모리 셀은 반도체 칩내에 조밀한 대규모 어레이로 형성된다. DRAM의 일반적인 형태에서, 메모리 셀의 저장 캐패시터는 실리콘 칩의 상부면상에 다층 스택으로서 형성되고 스위치는 실리콘칩의 상부면에 인접한 칩내의 MOSFET이다. 캐패시터 스택의 하부 플레이트는 캐패시터의 저장 노드로서 사용되고 트랜지스터의 소스/드레인 영역은 스위치의 저장 노드로서 사용되고 2개의 저장 노드는 가능한 낮은 저항에 의해 서로 접속된다. 이를 위해, 캐패시터는 일반적으로 자신의 저장 노드가 트랜지스터의 소스/드레인 영역 위에 놓이도록 정렬되고, 전형적으로 고도핑된 폴리실리콘으로 이루어진 도전성 플러그가 캐패시터 하부 플레이트(전극)와 트랜지스터 소스/드레인 영역을 상호접속시키는데 사용된다.

이런 구조에서, 일반적으로 백금과 같은 한쌍의 고도전성 금속을 포함하는 캐패시터 스택, 및 바륨 스트론튬 티타네이트와 같은 고유전 상수 재료로 이루어진 중간층을 형성하기 위한 층의 증착은 산소 함유 분위기의 고온에서 수행되어야 한다. 불행하게도, 이런 환경에서는 캐패시터의 하부 플레이트, 전형적으로 백금 또는 이리듐, 팔라듐, 루테늄, 또는 은과 같은 다른 유사한 금속으로 이루어진 전극이 콘택을 위해 사용된 도전성 폴리실리콘 플러그와 반응하여 콘택의 특성에 바람직하지 않은 결과를 가져오는 경향이 나타난다. 이런 반응을 방지하기 위하여, 공통적으로 티타늄 질화물 또는 탄탈 질화물과 같은 재료의 확산 배리어 층을 도핑된 폴리실리콘 플러그와 전극 사이에 삽입한다. 그러나, 이런 확산 배리어는 2개의 저장 노드 사이의 접속부에 바람직하지 않은 저항을 부가한다. 이런 저항은 신호 대 잡음비를 저하시키고, 따라서 비용 증가로 전체 수율을 감소시킨다.

본 발명의 목적은 캐패시터 전극과 도핑된 폴리실리콘으로 이루어진 도전성 플러그 사이에 확산 배리어를 삽입할 필요성을 배제하는 것이다.

본 발명은 캐패시터 전극과 도핑된 폴리실리콘으로 이루어진 도전성 플러그 사이에 확산 배리어를 삽입할 필요성을 배제하기 위해 트랜지스터의 소스/드레인 영역과 캐패시터의 하부 플레이트 사이의 접속부를 형성하는 방법을 변형함으로써 상기한 문제점을 해결한다. 한가지 변형은 도전성 폴리실리콘 플러그가 형성되기 이전에 캐패시터 스택이 완전히 형성되는 것인데, 그결과 백금과 실리콘 사이의 인터페이스에 나쁜 영향을 끼치는 산소 함유 분위기에서의 어떤 추가 고온 가열의 필요성이 배제된다. 결과로서, 캐패시터 전극과 폴리실리콘 플러그 사이의 확산 배리어의 필요성이 배제된다. 부가적으로, 다른 변형은 캐패시터의 하부 전극이 폴리실리콘 플러그와 부분적으로 오정렬되게 하는 것이다. 이런 오정렬은 폴리실리콘 플러그와 캐패시터의 백금 하부 전극 사이에 배리어 없는 접속부를 제공하는 것을 용이하게 한다.

방법면에서 볼 때, 본 발명은 반도체 소자 제조 방법에 관한 것이다. 상기 방법은 개별 스택형 캐패시터가 직렬로 접속될 다수의 도핑된 실리콘 영역이 일정간격 배치되는 상부면을 가지는 실리콘 기판을 준비하는 단계; 상기 상부면에 제1 유전체층을 형성하는 단계; 상기 다수의 도핑된 실리콘 영역의 각각에 대해 유전체층내에 제2 도전층으로서 개별 도전성 플러그를 형성하는 단계를 포함하는데, 개별 도전성 플러그가 상기 영역중 하나에 접촉하기 위해 상기 유전층을 통해 수직적으로 연장하며; 형성된 스택의 상부면에 제3 유전체층을 형성하는 단계; 형성된 스택의 상부면에 제4 도전층을 형성하는 단계; 상기 제3 유전체층위에 다수의 도전성 세그먼트를 잔류시키기 위해 상기 제4 도전층을 패터닝하는 단계를 포함하는데, 도전성 세그먼트는 스택형 캐패시터의 하부 전극으로서 사용하기에 적당하고 도전성 플러그와 부분적으로 오프셋 정렬되며; 상기 도전성 세그먼트를 포함한 형성된 스택상에 형성되는 스택형 캐패시터의 유전체로서 사용하기에 적당한 재료의 제5 유전체층을 형성하는 단계; 형성된 스택상에 제6 도전층을 형성하는 단계; 형성된 스택상에 평탄화된 제7 유전체층을 형성하는 단계; 상기 제4 도전층의 하부에 놓이지 않는 도전성 플러그의 상부를 노출시키는 다수의 개별 개구부를 상기 스택에 형성하기 위하여 제7, 제6, 제5 및 제3층을 차례로 패터닝하는 단계; 및 상기 각각의 도전성 플러그의 노출된 상부면을 상기 제4 도전층의 개별 세그먼트에 선택적으로 접속하기 위해 각각의 개별 개구부에 도전성 재료를 제공하는 단계를 포함하는 것을 특징으로 한다.

장치면에서 볼 때, 본 발명은 반도체 칩내의 트랜지스터 및 반도체 칩의 상부면 위에 스택형 캐패시터를 포함하고, 스택형 캐패시터의 하부 전극이 트랜지스터의 소스/드레인 영역에 대한 저저항성 접속부를 형성하는 금속층이 되는 메모리 셀에 관한 것인데, 상기 접속부는 확산 배리어를 가지지 않고 트랜지스터의 소스/드레인 영역에 중첩하는 도전성 플러그와 캐패시터의 금속 하부 전극 사이에 형성되며, 상기 캐패시터의 하부 전극은 도전성 폴리실리콘 플러그로부터 부분적으로 오프셋되는 것을 특징으로 한다. 유리하게, 상기 금속 전극은 백금으로 이루어지고, 도전성 플러그는 도핑된 폴리실리콘으로 이루어지며, 캐패시터 유전체는 고유전 상수를 가지는 바륨 스트론튬 티타네이트와 같은 재료로 이루어진다.

이제 본 발명은 첨부된 도면을 참조로 취해진 다음의 상세한 설명으로부터 더 많이 이해될 것이다.

도 1을 참조하면, 도 1은 다수의 실리콘 칩으로 균등하게 다이싱될 실리콘 웨이퍼(기판)(10)의 일부를 도시하는데, 각각 DRAM를 형성하기 위해 배열되는 다수의 메모리 셀을 포함한다. 상기 도시된 부분은 하나의 칩의 일부가 될 것이고 그것의 상부면(11)에 높은 도전성을 지니도록 도핑되는 일련의 폴리실리콘 플러그(12)를 포함한다. 각각의 플러그(12)는 실리콘 칩의 상부면 위로 연장하는 실리콘 산화물층(14)내의 개구부를 통과하여, 하향으로 확장하여 칩내의 실리콘 트랜지스터의 소스/드레인 영역(13)에 대한 저저항성 접속부를 형성하도록 배치된다. 상기 영역(13)은 메모리 셀의 저장 노드로서 사용된다. 전형적으로 또한 트랜지스터의 드레인/소스 영역으로서 사용될 다른 n형 도핑된 영역(도시안됨)이 칩의 상부면을 따라 배치될 것이다. 또한 실리콘 산화물로 이루어진 절연층(16)이 층(14)의 상부면 위로 연장한다.

도시된 것과 같은 구조물을 형성하기 위한 여러가지 가능성이 있다. 전형적으로 상기 상부면(11)에 인접한 실리콘 칩(10)에서 우선 어떤 적당한 형태로 소스/드레인 영역(13)을 포함하는 N-MOSFET이 형성되고, 그후 상부면(11)이 실리콘 산화물로 이루어진 제1 층(14)으로 커버된다. 다음에, 수직 측벽을 갖는 개구부가 이방성 반응성 이온 에칭(RIE)에 의해 실리콘 산화물층(14)내에 형성되어, 각각의 소스/드레인 영역(13)의 중심에 위치된다. 제2 층으로서 도핑된 폴리실리콘층이 플러그(12)로 개구부를 충전하도록 상기 층(14)의 표면에 증착된다. 완전한 충전을 보장하기 위하여, 화학적 기계적 연마(CMP)에 의해 상부 표면이 평탄화되는 과충전법이 있다. 증착된 폴리실리콘층의 평탄화후, 도 1에 도시된 바와 같이 상기 폴리실리콘 플러그(12)는 단지 개구부에만 있게 되고 층(14)과 공통 표면(17)을 공유한다.

다음에 상기 표면(17)상에 실리콘 질화물의 유전체로 이루어진 제3 층(16), 및 도 2에 도시된 바와 같은 스택형 구조물을 형성하기 위해 나중의 스택형 캐패시터의 하부 플레이트로서 사용하기에 적당한 백금으로 이루어진 도체의 제4 층(18)이 차례로 증착된다.

다음에 상기 백금층(18)이 도 3에 도시된 바와 같이 상기 층을 개별 세그먼트(20)로 분할하기 위해 패턴화되며, 상기 세그먼트중 하나는 각각의 캐패시터를 위한 것이다. 상기 세그먼트(20)는 일정간격 배치되고 각각의 세그먼트는 다른 폴리실리콘 플러그(12)의 일부를 중첩하도록 플러그와 오프셋 정렬된다. 각각의 세그먼트(20)는 스택형 캐패시터의 하부 전극으로서 소용될 것이다. 상기 백금층(18)을 세그먼트(20)로 분할하는 백금층(18)의 에칭은 유전체층(16)에서 정지한다.

다음에, 도 3에 도시된 바와 같이 형성된 스택형 구조물의 상부면에 바륨 스트론튬 티타네이트와 같은 고유전상수를 갖는 재료로 이루어진 제5 층(22)이 증착된다. 전형적으로 산소-풍부 환경에서 고온으로 수행되는 증착은 이제 폴리실리콘 플러그(12)가 보호성 실리콘 질화물로 싸여져서 백금과 접촉하지 않기 때문에 상기 폴리실리콘 플러그(12)에 약간 영향을 끼칠 것이다. 상기 층(22)의 두께는 캐패시터 유전체로의 역할을 담당하기에 적당해야 한다.

다음에, 백금의 캐패시터 상부 전극으로서 사용하기에 적당한 금속의 제6 층(24)이 유전체층(22) 위에 증착된다. 또한 이리듐, 팔라듐, 루테늄 또는 은이 사용가능하다.

이어, 형성된 구조의 상부면상에 상대적으로 낮은 온도에서 증착될 수 있는 TEOS 또는 실리케이트 글라스와 같은 유전체의 제7 층(25)이 증착되며, 그후 그것의 상부면(26)은 도 4에 도시된 바와 같은 구조에 도달하기 위하여 평탄화된다.

다음에 도 5에 도시된 바와 같이 플러그(12)와 본질적으로 정렬되는 분리 개구부(27)가 유전체층(25)내에 형성된다. 이때, 각각의 개구부(27)는 도전성 제6 층(24)의 상부에서 종결한다.

다음에 도 6에 도시된 바와 같이 에칭 개구부(27)내의 금속층(24)의 일부를 제거하는 에칭이 수행된다.

이것은 도 7에 도시된 바와 같이 개구부(27)의 측벽에 대한 실리콘 산화물 또는 실리콘 질화물중 하나로 이루어진 유전체 라이너 층(28)의 증착을 수반한다. 층(28)은 나중에 캐패시터의 전기적 단락을 방지하는데 사용될 것이다.

다음에, 각각의 개구부(27)의 하부에서는 도 8에 도시된 바와 같이 도핑된 폴리실리콘 플러그(12)의 상부의 일부를 노출하기 위해 유전체층(22)과 유전체층(16)이 제거된다. 이것은 전형적으로 공지된 형태의 국부화된 반응성 이온 에칭에 의해 적당히 수행된다.

이제, 도 9에 도시된 바와 같이, 도전성 콘택(30)이 각각의 깨끗한 개구부(27)에 증착되고 하부 전극(18)과 도핑된 폴리실리콘 플러그(12) 사이의 개구부의 하부에 저저항성 접속부를 제공하기 위해 에칭백된다. 상기 도전성 콘택(30)은 인접한 캐패시터의 상부 전극층(24)에 접촉하지 않아야 하며, 상기 라이너(28)가 이런 목적을 위해 사용된다. 상기 콘택(30)를 위한 재료는 편리하게 증착되고 에칭백될 수 있는 도핑된 폴리실리콘과 같은 소정의 도체가 될 수 있다.

다음에 도 9에 도시된 바와 같이 개구부(27)의 나머지가 TEOS 또는 실리케이트 글라스와 같은 적당한 캐핑 재료(32)로 충전된다. 과충전한 다음에 캐핑층(25)의 레벨까지 표면을 평탄화하는 것이 더 편리하다.

개시된 방법의 특징은 프로세스 후기에 그리고 고온 산소 분위기를 요구하는 바륨 스트론튬 티타네이트와 같은 고유전 재료의 층(22)의 증착후에 전극(18)과 폴리실리콘 플러그(12) 사이의 인터페이스를 형성함으로써 고온 산소 분위기에 대한 전극(18)과 폴리실리콘 플러그(12) 사이의 인터페이스의 노출이 방지된다는 것이다.

따라서, 폴리실리콘 플러그와 백금과 같은 선택된 금속 사이의 바람직하지 않은 확산을 제한하는데 이전에 사용되었던 확산 배리어 층의 필요성이 배제된다.

더욱이, 폴리실리콘 플러그(12)와 관련한 각각의 스택형 캐패시터의 하부 전극(18)의 정렬에서의 부분적인 오프셋은 프로세스에서의 폭넓은 허용오차를 제공하고 각각의 하부 캐패시터 전극이 단일 플러그에만 접촉하도록 보장하는 것을 용이하게 한다.

개시된 특정 프로세스는 본 발명의 일반적 원리의 예시일 뿐이고 여러 변형이 본 발명의 정신과 사상내에서 고안될 수 있다고 이해하여야 한다. 특히, 예시적 실시예에서 언급한 재료가 다른 재료들로 대체될 수 있다고 이해하여야 한다. 예를 들면, 바륨 티타네이트, 납 지르코늄 티타네이트, 또는 스트론튬 비스무트 티타네이트와 같은 다른 유전체가 바륨 스트론튬 티타네이트 대신에 사용될 수 있고 백금이 인듐, 팔라듐, 루테늄 또는 실버와 같은 다른 금속으로 대체될 수 있다. 또한, 도전성 플러그를 위해, 텅스텐, 알루미늄, 또는 티타늄 질화물과 같은 도핑된 폴리실리콘 이외의 도체가 사용될 수 있다.

폴리실리콘 플러그와 선택된 금속 사이의 바람직하지 않은 확산을 제한하는데 이전에 사용되었던 확산 배리어 층의 필요성이 배제된다.

Claims (13)

1. 반도체 소자를 제조하는 방법으로서,

   개별 스택형 캐패시터가 각각 직렬로 접속될 다수의 도핑된 실리콘 영역이 일정간격으로 배치된 상부면을 가지는 실리콘 기판을 제공하는 단계;

   상기 상부면에 제1 유전체층을 형성하는 단계;

   상기 다수의 도핑된 실리콘 영역의 각각에 대해 상기 유전체층내에 부분적으로 제2 도전층으로서 개별 도전성 플러그를 형성하는 단계를 포함하는데, 상기 개별 도전성 플러그는 상기 영역들 중 하나에 접촉하기 위해 상기 유전층을 통해 수직적으로 연장하며;

   형성된 스택의 상부면에 제3 유전체층을 형성하는 단계;

   형성된 스택의 상부면에 제4 도전층을 형성하는 단계;

   스택형 캐패시터의 하부 전극으로서 사용하기에 적당하고 각각이 도전성 플러그와 부분적으로 오프셋 정렬되는 다수의 도전성 세그먼트를 상기 제3 유전체층위에 잔류시키기 위해 상기 제4 도전층을 패터닝하는 단계;

   형성된 스택형 캐패시터의 유전체로서 사용하기에 적당한 재료의 제5 유전체층을 상기 도전성 세그먼트를 포함한 형성된 스택상에 형성하는 단계;

   형성된 스택상에 제6 도전층을 형성하는 단계;

   형성된 스택상에 평탄화된 제7 유전체층을 형성하는 단계;

   상기 제4 도전층의 세그먼트 하부에 놓이지 않은 도전성 플러그의 상부를 각각 노출시키는 다수의 개별 개구부를 상기 스택에 형성하기 위하여 제7, 제6, 제5 및 제3층을 차례로 패터닝하는 단계; 및

   상기 각각의 도전성 플러그의 노출된 상부면을 상기 제4 도전층의 개별 세그먼트에 선택적으로 접속하기 위해 각각의 개별 개구부에 도전성 재료를 제공하는 단계를 포함하는 방법.
2. 제 1항에 있어서, 상기 제7, 제6, 제5 및 제3층을 차례로 패터닝하는 단계는 우선 제7 층을 패터닝하고, 다음에 제6 층을 패터닝하고, 다음에 패터닝된 개구부의 측벽에 유전체 라이너를 제공하며, 다음에 제5 및 제3 층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 방법.
3. 제 1항에 있어서, 상기 제1 유전체층내에 도전성 플러그를 형성하는 단계는 상기 제1 유전체층내의 개구부를 과충전하도록 도전성 재료를 증착하고, 다음에 상기 표면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 방법.
4. 제 3항에 있어서, 상기 도전성 플러그는 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 방법.
5. 제 3항에 있어서, 상기 도전성 플러그는 도핑된 폴리실리콘, 텅스텐, 알루미늄, 및 티타늄 질화물로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 방법.
6. 제 3항에 있어서, 상기 제4 도전층은 백금으로 이루어지는 것을 특징으로 하는 방법.
7. 제 3항에 있어서, 상기 제4 도전층은 백금, 이리듐, 팔라듐, 루테늄 또는 은을 포함하는 도체의 그룹으로부터 선택되는 것을 특징으로 하는 방법.
8. 제 3항에 있어서, 상기 제5 유전체층은 바륨 스트론튬 티타네이트로 이루어지는 것을 특징으로 하는 방법.
9. 제 3항에 있어서, 상기 제5 유전체층은 바륨 스트론튬 티타네이트, 납 지르코늄 티타네이트, 스트론튬 비스무트 티타네이트 또는 바륨 티타네이트를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
10. 제 6항에 있어서, 각각의 도전성 플러그의 상부를 제4 도전층의 개별 세그먼트에 접속하기 위해 각각의 개별 개구부에 제공된 상기 도전성 재료는 도핑된 폴리실리콘으로 이루어진 것을 특징으로 하는 방법.
11. 제 2항에 있어서, 상기 제4 도전층은 백금으로 이루어지고, 상기 제5 유전체층은 바륨 스트론튜 티타네이트로 이루어지는 것을 특징으로 하는 방법.
12. 반도체 칩내의 트랜지스터, 및 반도체 칩의 상부면 위에 스택형 캐패시터를 포함하고, 스택형 캐패시터의 하부 전극이 트랜지스터의 소스/드레인 영역에 대해 저저항성 접속을 형성하는 금속층인, 메모리 셀로서,

    상기 접속부는 확산 배리어를 가지지 않고 트랜지스터의 소스/드레인 영역에 중첩하는 도전성 플러그와 캐패시터의 금속 하부 전극 사이에 형성되며, 상기 캐패시터의 하부 전극은 상기 도전성 폴리실리콘 플러그로부터 부분적으로 오프셋된 메모리 셀.
13. 제 12항에 있어서, 상기 캐패시터의 하부 캐패시터 전극은 백금으로 이루어지고, 상기 캐패시터의 유전체층은 바륨 스트론튬 티타네이트로 이루어지며, 상기 도전성 플러그는 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 메모리 셀.

Images