KR20030061099A - 반도체 장치의 커패시터 및 그 제조 방법 - Google Patents

반도체 장치의 커패시터 및 그 제조 방법 Download PDF

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Abstract

반도체 장치의 커패시터 및 그 제조 방법을 제공한다. 이 커패시터는 반도체기판 상에 배치되어, 반도체기판의 상부면을 노출시키는 개구부를 갖는 층간절연막 패턴 및 개구부의 측벽과 하부면을 차례로 덮는 제 1 하부 전극 및 제 2 하부도전막 패턴을 포함한다. 제 1 하부 전극 및 제 2 하부도전막 패턴의 노출된 표면에는 유전막 패턴 및 상부 전극이 차례로 적층된다. 이때, 제 1 하부 전극은 층간절연막 패턴보다 낮은 상부면을 갖는 것이 바람직하다. 또한, 유전막 패턴은 탄탈륨 산화막 등과 같은 고유전율을 갖는 물질막인 것이 바람직하다. 이 커패시터의 제조 방법은 반도체기판 상에, 반도체기판을 노출시키는 개구부를 갖는 층간절연막 패턴을 형성한 후, 그 결과물 전면에 제 1, 제 2 하부도전막 및 희생막을 차례로 형성하는 단계를 포함한다. 이후, 희생막 내지 제 1 하부도전막을 차례로 전면식각함으로써, 개구부의 내벽을 차례로 채우는 제 1, 제 2 하부도전막 패턴 및 희생막 패턴을 형성한다. 희생막 패턴을 제거한 후, 제 1 하부도전막 패턴을 식각하여 층간절연막 패턴보다 낮은 상부면을 갖는 제 1 하부 전극을 형성한다. 이후, 제 1 하부 전극을 포함하는 반도체기판 전면에, 유전막 및 상부 전극막을 차례로 형성한다.

Description

반도체 장치의 커패시터 및 그 제조 방법{Capacitor Of Semiconductor Device And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 금속-절연막-금속(metal-insulator-metal, MIM) 구조의 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조 비용을 최소화하기 위해서는, 반도체 장치를 고집적화하는 동시에 제조 단계의 수를 최소화하는 것이 요구된다. 한편, 휴대폰, 켐코더 및 게임기 등과 같은 휴대용 전자 장치의 대중화에 따라, 메모리와 논리 회로를 함께 가지는 복합칩(Embedded Memory and Logic, EML) 반도체 장치에 대한 필요가 증가하고 있다. 이때, 상기 복합칩 반도체 장치는 통상적으로 고속의 동작 속도를 위해 디램을 메모리로 사용한다.
도 1은 일반적인 디램 메모리 반도체 장치의 커패시터 제조 방법을 설명하기 위한 공정단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 제 1 층간절연막을 형성한다. 이후, 상기 제 1 층간절연막을 패터닝하여, 상기 반도체기판(10)을 노출시키는 제 1 개구부(25)를 갖는 제 1 층간절연막 패턴(20)을 형성한다. 상기 제 1 개구부(25)를 통해, 상기 반도체기판(10)에 접속하는 도전성의 콘택 플러그(30)를 형성한다.
상기 콘택 플러그(30)를 포함하는 반도체기판 전면에, 제 2 층간절연막을 형성한다. 이후, 상기 제 2 층간절연막을 패터닝하여 상기 콘택 플러그(30)의 상부면을 노출시키는 제 2 개구부(45)를 갖는 제 2 층간절연막 패턴(40)을 형성한다.
상기 제 2 층간절연막 패턴(40)을 포함하는 반도체기판 전면에, 하부 전극막 및 희생막(도시하지 않음)을 콘포말하게 형성한다. 이후, 상기 희생막 및 상기 하부 전극막을 전면식각하여 상기 제 2 층간절연막 패턴(40)의 상부면을 노출시킴으로써, 상기 제 2 개구부(45)를 차례로 채우는 하부 전극(50) 및 희생막 패턴(도시하지 않음)을 형성한다. 이후, 상기 희생막 패턴을 제거하여 상기 하부 전극(50)의 내벽을 노출시킨다.
상기 노출된 하부 전극(50)을 포함하는 반도체기판 전면에 유전막(60) 및 상부 전극막을 차례로 형성한다. 상기 상부 전극막을 패터닝하여 상기 유전막(60)의 상부면을 노출시킴으로써, 상기 제 2 개구부(45)를 채우는 동시에 이를 지나는 상부 전극(70)을 형성한다.
이러한 종래 기술에 따른 디램 커패시터의 제조 공정은, 상기 제 1 개구부(25), 제 2 개구부(45) 및 상부 전극(70) 형성을 위해, 총 세번의 사진/식각 공정이 실시된다. 본 발명은 공정 단순화 및 이에 따른 반도체 장치의 제조 비용 절감을 위해, 상기 사진/식각 공정의 수를 줄이는 방법을 제공하는 것을 특징으로 한다.
또한, 고집적화 및 정전용량 확보를 위해, 디램의 셀 커패시터는 통상적으로 약 10000Å 이상의 높이(h1)를 갖는 하부 전극(50)을 구비한다. 하지만, 이러한 상기 하부 전극(50)의 높은 높이(h1)는, 상기 디램의 제조 공정과 상기 논리 회로의 제조 공정을 서로 양립 불가능하게 하는 원인이 된다. 이러한 공정의 양립불가능성(incompatibility)은 복합칩의 제조 과정을 복잡하게 하고, 그 결과 제조 비용의 증가를 유발하는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 복합칩 제조 공정에 적합한 동시에제조 비용을 절감할 수 있는 구조를 갖는 반도체 장치의 커패시터를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 복합칩 제조 공정에 적합한 동시에 제조 비용을 절감할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 디램 메모리 반도체 장치의 커패시터 제조 방법을 설명하기 위한 공정단면도이다.
도 2 내지 도 7은 본 발명의 바람직한 일 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정단면도들이다.
도 8은 본 발명의 바람직한 또다른 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정단면도이다.
도 9는 커패시터 하부 전극의 물질 종류에 따른 커패시터 누설 전류의 특성을 보여주는 그래프이다.
도 10은 본 발명의 바람직한 일 실시예에 따른 반도체 장치의 커패시터를 나타내는 사시도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 패턴 사이의 층간절연막 내에 배치되되, 고유전율을 갖는 물질막을 커패시터 유전막으로 사용하는 반도체 장치의 커패시터를 제공한다. 이 커패시터는 반도체기판 상에 배치되어, 상기 반도체기판의 상부면을 노출시키는 개구부를 갖는 층간절연막 패턴, 그리고 상기 개구부의 측벽 및 하부면을 덮는 제 1 하부 전극을 포함한다. 상기 제 1 하부 전극의 내벽에는 제 2 하부도전막 패턴이 배치된다. 상기 제 1 하부 전극 및 제 2 하부도전막 패턴의 노출된 표면에는 유전막 패턴 및 상부 전극이 차례로 적층된다.
이때, 상기 제 1 하부 전극은 상기 층간절연막 패턴보다 낮은 상부면을 갖고, 상기 제 2 하부도전막 패턴은 상기 제 1 하부 전극보다 높은 상부면을 갖는 것이 바람직하다. 또한, 상기 개구부 하부의 반도체기판에는 고농도 불순물 영역이 더 배치되는 것이 바람직하다.
또한, 상기 제 1 하부 전극은 티타늄(Ti), 코발트(Co), 티타늄 실리사이드 및 코발트 실리사이드 중의 한가지 물질이고, 상기 제 2 하부도전막 패턴은 질화 티타늄(TiN), 텅스텐(W) 및 루세늄(Ru) 중의 적어도 한가지 물질인 것이 바람직하다. 이에 더하여, 상기 유전막 패턴은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막인 것이 바람직하다.
상기 또다른 기술적 과제를 달성하기 위하여, 본 발명은 커패시터의 하부 전극이 반도체 기판과 직접 접촉하도록, 게이트 패턴 사이의 층간절연막 내에 커패시터의 하부 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법을 제공한다. 이 방법은 반도체기판 상에, 상기 반도체기판을 노출시키는 개구부를 갖는 층간절연막 패턴을 형성한 후, 그 결과물 전면에 제 1 하부도전막, 제 2 하부도전막 및 희생막을 차례로 형성하는 단계를 포함한다. 상기 층간절연막 패턴의 상부면이 노출될 때까지 상기 희생막 내지 상기 제 1 하부도전막을 차례로 전면식각함으로써, 상기 개구부의 내벽을 차례로 채우는 제 1 하부도전막 패턴, 제 2 하부도전막 패턴 및 희생막 패턴을 형성한다. 상기 희생막 패턴을 제거한다. 상기 제 1 하부도전막 패턴을 식각하여, 상기 층간절연막 패턴보다 낮은 상부면을 갖는 제 1 하부 전극을 형성한다. 이후, 상기 제 1 하부 전극을 포함하는 반도체기판 전면에, 유전막 및 상부 전극막을 차례로 형성한다.
바람직하게는, 상기 제 1 하부도전막은 티타늄(Ti) 및 코발트(Co) 중의 한가지로 형성하고, 상기 제 2 하부도전막은 질화 티타늄(TiN), 텅스텐(W) 및 루세늄(Ru) 중의 적어도 한가지로 형성한다. 또한, 상기 유전막은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2),실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다.
상기 희생막 내지 상기 제 1 하부도전막을 차례로 전면식각하는 단계는 화학기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여 실시하는 것이 바람직하다. 또한, 상기 희생막 패턴을 제거하는 단계는 상기 층간절연막 패턴, 제 1 및 제 2 하부도전막 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여, 등방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 제 1 하부 전극을 형성하는 단계는 상기 제 2 하부 전극 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여 실시한다. 이때, 사용되는 에쳔트는 CH3COOH, CH3COONH4, NH4F 및 순수(de-ionized water)를 혼합한 용액인 것이 바람직하다.
또한, 상기 희생막 패턴을 제거하는 단계 및 상기 제 1 하부 전극을 형성하는 단계는 상기 희생막 패턴을 제거한 후 상기 제 1 하부도전막 패턴을 리세스시키는 순서로 진행하는 것이 바람직하다. 하지만, 이 공정 단계는 상기 제 1 하부도전막 패턴을 먼저 리세스시킨 후 상기 희생막 패턴을 제거하는 순서로 진행할 수도 있다.
또한, 상기 층간절연막 패턴을 형성하기 전에, 상기 개구부 하부의 상기 반도체기판에 고농도 불순물 영역을 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
본 발명은 복합칩 반도체 장치에 관한 것으로서, 논리 회로용 커패시터와 디램의 셀 커패시터를 동일한 구조로 형성하는 것을 특징으로 한다. 이러한 구조의 동일성에 의해, 아래 실시예를 통해 구체화되는 디램의 셀 커패시터는 논리 회로를 위한 커패시터에 관한 설명까지도 포함한다.
도 2 내지 도 7은 본 발명의 바람직한 제 1 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정단면도들이다.
도 2를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 소자분리막을 포함하는 반도체기판 상에 게이트 패턴(110)을 형성하고, 상기 게이트 패턴(110)의 측벽에는 스페이서(120)를 형성한다. 상기 스페이서(120)를 마스크로 사용한 이온 주입 공정을 실시하여, 상기 활성영역에 고농도 불순물 영역(130)을 형성한다. 상기 고농도 불순물 영역(130)을 포함하는 반도체기판 전면에 식각정지막 및 층간절연막을 형성한다. 이후, 상기 층간절연막 및 상기 식각정지막을 차례로 패터닝하여, 개구부(155)를갖는 층간절연막 패턴(150) 및 식각정지막 패턴(140)을 형성한다. 이때, 상기 개구부(155)는 상기 고농도 불순물 영역(130)의 상부면을 노출시킨다.
상기 층간절연막 패턴(150)은 실리콘 산화막으로 형성하는 것이 바람직하다. 또한, 상기 식각정지막 패턴(140)은 상기 층간절연막 패턴(150)에 대해 식각 선택비를 갖는 물질막으로 형성한다. 이를 위해, 상기 식각정지막 패턴(140)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성하는 것이 바람직하다.
상기 개구부(155) 형성을 위한 식각 공정은 상기 식각정지막에 대해 선택비를 갖는 식각 레서피를 사용하여 상기 층간절연막을 식각한 후, 상기 반도체기판(100)에 대해 선택비를 갖는 식각 레서피를 사용하여 상기 식각정지막을 식각하는 단계를 포함하는 것이 바람직하다.
도 3을 참조하면, 상기 개구부(155)를 포함하는 반도체기판 전면에 제 1 하부도전막(160), 제 2 하부도전막(170) 및 희생막(180)을 차례로 형성한다.
공정 단순화를 위해, 본 발명에 따른 커패시터는 종래 기술에서 설명한 콘택 플러그(도 1의 30)를 형성하지 않고, 상기 고농도 불순물 영역(130)에 직접 접촉하는 하부 전극을 형성하는 것을 특징으로 한다. 이때, 반도체 장치의 고집적화를 위해서, 상기 개구부(155)의 폭을 가능한 한 줄이는 것이 바람직하고, 그 결과 상기 개구부(155)는 큰 종횡비를 갖는다. 따라서, 상기 제 1 및 제 2 하부도전막(160, 170)은 우수한 단차 피복(step coverage) 특성을 갖는 것이 필요하고, 상기 희생막(180)은 우수한 매립(gap-fill) 특성을 갖는 것이 필요하다. 이러한 요구들을 만족시키기 위해, 상기 제 2 하부도전막(170)은 우수한 단차 피복 특성을 갖는것으로 알려진 질화 티타늄(TiN)으로 형성하는 것이 바람직하다.
하지만, 상기 질화 티타늄으로 이루어진 제 2 하부도전막(170)이 상기 고농도 불순물 영역(130)과 직접 접촉할 경우, 접촉 저항이 과도하게 증가하는 문제가 발생한다. 상기 제 1 하부도전막(160)은 이러한 문제를 해결하기 위해 형성하는 물질막이다. 따라서, 상기 제 1 하부도전막(160)은 접촉 저항 개선을 위해, 티타늄(Ti) 및 코발트(Co) 중의 한가지로 형성한 후, 급속 열처리 공정(rapid thermal process)을 실시하는 것이 바람직하다. 상기 급속 열처리 공정에 의해, 상기 제 1 하부도전막(160)은 상기 고농도 불순물 영역(130)의 실리콘과 반응하여 오믹 접촉(ohmic contact)을 위한 실리사이드(silicide) 층을 형성한다. 이때, 상기 제 1 하부도전막(160) 및 제 2 하부도전막(170)은, 상기 우수한 단차 피복 특성을 위해, 화학 기상 증착 공정을 사용하여 형성하는 것이 바람직하다.
상기 희생막(180)은, 후속 평탄화 식각 공정의 편의를 위해 형성하는 물질막으로, 앞서 설명한 것처럼 우수한 매립 특성을 갖는 물질막으로 형성한다. 이에 더하여, 상기 희생막(180)은 상기 평탄화 식각 공정 후 제거되는데, 이러한 희생막 제거 공정은 상기 층간절연막 패턴(150)을 리세스시키는 문제를 유발한다. 따라서, 상기 희생막(180)은 상기 층간절연막 패턴(150)에 대해 식각 선택성을 갖는 동시에 우수한 매립 특성을 갖는 물질막, 바람직하게는 SOG 물질 및 포토레지스트 물질 중에서 선택된 적어도 한가지 물질막으로 형성한다.
도 4를 참조하면, 상기 희생막(180), 제 2 하부도전막(170) 및 제 1 하부도전막(160)을 차례로 전면식각하여, 상기 층간절연막 패턴(150)의 상부면을 노출시키는 하부 전극 분리 공정을 실시한다.
이에 따라, 상기 제 1 하부도전막(160) 및 제 2 하부도전막(170)은 식각되어, 상기 개구부(155)의 내벽을 차례로 덮는 제 1 하부도전막 패턴(165) 및 제 2 하부도전막 패턴(175)을 형성한다. 또한, 상기 희생막(180) 역시 상기 하부 전극 분리 공정에서 식각되어, 상기 제 2 하부도전막 패턴(175)의 내부를 채우는 희생막 패턴(185)을 형성한다.
이때, 상기 하부 전극 분리 과정에서 실시하는 상기 전면 식각 공정은 화학 기계적 연마 기술을 사용하여 실시하는 것이 바람직하다. 그 결과로서, 상기 제 1, 제 2 하부도전막 패턴(165, 175), 희생막 패턴(185) 및 층간절연막 패턴(150)의 평탄화된 상부면이 노출된다.
도 5를 참조하면, 상기 노출된 희생막 패턴(185)을 제거하여, 상기 제 2 하부도전막 패턴(175)의 내벽을 노출시킨다.
상기 희생막 패턴(185)을 제거하는 공정은 상기 제 1 하부도전막 패턴(165), 제 2 하부도전막 패턴(175) 및 층간절연막 패턴(150)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 또한, 상기 희생막 패턴(185)을 제거하는 공정은 등방성 식각의 방법으로, 바람직하게는 습식 식각의 방법으로 실시한다.
그런데, 상기 희생막 패턴(185)은 금속 물질로 이루어진 상기 제 1 및 제 2 하부도전막 패턴(165, 175)에 대해서는 식각 선택성을 갖는다. 하지만, 상기 희생막 패턴(185)은 통상적으로 산화막으로 이루어진 상기 층간절연막 패턴(150)에 대해서, 식각 선택성을 갖지 못할 수 있다. 이에 따라, 상기 층간절연막 패턴(150)은 상기 희생막 패턴(185)을 제거하는 공정에서 리세스되어, 도시한 바와 같이, 상기 제 1 및 제 2 하부도전막 패턴(165, 175)보다 낮은 상부면을 가질 수 있다.
도 6을 참조하면, 상기 제 1 하부도전막 패턴(165)을 식각하여, 상기 층간절연막 패턴(150) 및 상기 제 2 하부도전막 패턴(175)보다 낮은 상부면을 갖는 제 1 하부 전극(167)을 형성한다.
상기 제 1 하부 전극(167) 형성을 위한 식각 공정은 상기 층간절연막 패턴(150) 및 상기 제 2 하부도전막 패턴(175)에 대해 선택비를 갖는 식각 레서피를 사용한, 등방성 식각의 방법으로 실시한다. 더 자세하게는 상기 제 1 하부 전극(167) 형성을 위한 식각 공정은 35℃의 온도에서, CH3COOH, CH3COONH4, NH4F 및 순수(De-ionized water)를 혼합한 용액을 에쳔트(etchant)로 사용하여 실시하는 것이 바람직하다.
이에 따라, 상기 층간절연막 패턴(150)과 상기 제 2 하부도전막 패턴(175) 사이에는 상기 제 1 하부도전막 패턴(167)이 리세스된 갭영역이 형성된다. 상기 갭영역의 깊이만큼 상기 제 1 하부 전극(167)은 상기 층간절연막 패턴(150)의 상부면으로부터 이격된다.
도 7을 참조하면, 상기 제 1 하부 전극(167)을 포함하는 반도체기판 전면에, 유전막(190) 및 상부 전극막(200)을 콘포말하게 형성한다. 이후, 상기 상부 전극막(200)을 포함하는 반도체기판 전면에 매립막(210)을 형성한다.
종래 기술에서 문제점으로 지적한 디램과 논리 회로 사이의 공정 양립 불가능성은 상기 디램 셀 커패시터의 높은 높이에 원인을 갖는다. 하지만, 상기 디램 셀 커패시터의 높이를 낮출 경우 셀 커패시터의 정전용량에 영향을 주는 커패시터 전극의 표면적이 감소한다.
알려진 바와 같이, 커패시터의 정전 용량은 유전막의 유전율(permittivity) 및 커패시터 전극의 표면적에 비례하고, 커패시터 전극 사이의 간격에 반비례한다. 이에 따라, 상기와 같이 커패시터 전극의 표면적을 감소시키는 경우, 충분한 정전 용량의 확보를 위해서는 상기 커패시터 전극 사이의 간격을 줄이거나 고유전율을 갖는 물질막을 커패시터 유전막으로 사용하는 것이 요구된다. 하지만, 상기 커패시터 전극 사이의 간격을 줄이는 기술은 누설 전류의 증가로 인해 이미 그 기술적 한계에 있다. 따라서, 커패시터의 높이를 낮추면서 정전용량을 확보하기 위해서는, 고유전율을 갖는 물질막으로 상기 커패시터 유전막을 형성하는 방법을 사용하는 것이 바람직한 것으로 이해된다.
이에 따라, 상기 유전막(190)은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다. 또는 상기 유전막(190)은 ZrO2, Nb2O5, CeO2, Y2O3,InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3및 (Sr,Ca)RuO3중에서선택된 한가지 물질막으로 형성할 수도 있다.
상기 상부 전극막(200)은 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지의 물질막으로 형성하는 것이 바람직하다. 또한, 상기 매립 물질막(210)은 상기 상부 전극막(200)이 형성된 상기 개구부(155)의 채워지지 않은 공간을 채우도록 형성한다. 바람직하게는, 상기 매립 물질막(210)은 텅스텐(W) 또는 실리콘 산화막으로 형성한다.
이후, 상기 매립 물질막(210) 및 상기 상부 전극막(200)을 차례로 패터닝함으로써, 상기 개구부(155)를 지나는 상부 전극(도시하지 않음) 및 매립 패턴(도시하지 않음)을 형성하는 공정을 더 실시한다.
도 8은 본 발명의 바람직한 제 2 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정단면도이다. 이러한 제 2 실시예는 도 2 내지 도 5에서 설명한 공정 단계들을 동일하게 포함한다. 따라서, 본 발명의 제 2 실시예를 설명하기 위해, 도 2에서 도 5까지의 설명을 반복하지 않는다.
도 5 및 도 8을 참조하면, 상기 희생막 패턴(185)이 제거된 결과물 전면에, 유전막(190) 및 상부 전극막(200)을 콘포말하게 형성한다. 이후, 상기 상부 전극막(200)을 포함하는 반도체기판 전면에 매립막(210)을 형성한다. 이때, 상기 유전막(190), 상부 전극막(200) 및 매립막(210)의 물질 종류는 도 7에서 설명한 바와 동일하다.
한편, 이러한 제 2 실시예에서는 도 6에서 설명된 제 1 하부 전극(167) 형성을 위한 제 1 하부도전막 패턴(165)의 리세스 공정이 생략된다. 이에 따라, 상기제 1 하부도전막 패턴(165) 및 제 2 하부도전막 패턴(175)으로 이루어진 하부 전극의 상부(99)에서, 상기 제 1 하부도전막 패턴(165)은 상기 층간절연막 패턴(150)보다 높은 상부면을 갖는다. 그런데, 앞서 설명한 바와 같이, 상기 제 1 하부도전막 패턴(165)은 상기 제 2 하부도전막 패턴(175)과 상기 고농도 불순물 영역(130) 사이의 접촉 저항 개선을 위해 형성하는 물질막으로, 티타늄으로 형성한다. 하지만, 티타늄으로 이루어진 상기 제 1 하부도전막 패턴(165)이 상기 층간절연막 패턴(150)보다 높은 상부면을 가질 경우, 커패시터의 누설 전류가 증가한다.
도 9는 이러한 커패시터 하부 전극의 물질 종류에 따른 커패시터 누설 전류의 특성을 보여주는 그래프이다. 참조번호 1은 티타늄이 층간절연막 패턴 상부로 노출된, 도 8을 통해 설명된 커패시터에 대한 실험 결과를 나타낸다. 또한, 참조번호 2는 티타늄이 층간절연막 패턴보다 낮은 상부면을 갖는, 도 7을 통해 설명된 커패시터에 대한 실험 결과를 나타낸다. 또한, 수평축은 인가된 전압을 나타내고, 수직축은 누설 전류를 나타낸다.
도 9를 참조하면, 1.0 V의 전압에서, 티타늄이 층간절연막 패턴 상부로 노출된 커패시터의 누설전류(1)는 대략 10-12A/㎛2이었다. 이에 비해, 동일한 1.0 V의 전압에서, 티타늄이 층간절연막보다 낮은 상부면을 갖는 커패시터의 누설전류(2)는 10-15A/㎛2이하인 것으로 측정되었다. 즉, 티타늄이 노출되지 않는 구조를 갖는 커패시터(2, 도 7)가 노출되는 구조의 커패시터(1, 도 8)에 비해 대략 1000배 이상의 누설 전류 감소 효과를 갖는다.
따라서, 누설전류의 최소화를 위해서는 상기 도 7을 통해 설명된 제 1 실시예가 상기 도 8을 통해 설명된 제 2 실시예보다 우수함을 알 수 있다.
한편, 도 5에서 설명된 상기 희생막 패턴(185)의 제거 공정과 도 6에서 설명된 상기 제 1 하부도전막 패턴(165)의 리세스 공정을 그 순서를 바꾸어 진행하는 또다른 실시예가 가능하다. 이러한 또다른 실시예는 앞서의 설명을 통해 쉽게 구체화될 수 있으므로, 추가적인 설명은 생략한다.
도 10은 본 발명의 바람직한 제 1 실시예에 따른 반도체 장치의 커패시터를 나타내는 사시도이다.
도 10을 참조하면, 반도체기판(100)의 소정영역에, 활성영역을 한정하는 소자분리막(105)이 배치된다. 상기 활성영역 상에는, 상기 소자분리막(105) 및 상기 활성영역을 가로지르는 게이트 패턴(110)이 배치된다. 상기 게이트 패턴(110)의 양쪽 측벽에는 스페이서(120)가 배치된다. 상기 스페이서(120) 사이의 상기 활성영역에는 고농도 불순물 영역(130)이 배치된다.
상기 게이트 패턴(110) 및 상기 스페이서(120)를 포함하는 반도체기판 전면에는, 상기 고농도 불순물 영역(130)을 노출시키는 개구부(155)를 갖는 층간절연막 패턴(150)이 배치된다. 상기 층간절연막 패턴(150)의 하부에는 식각정지막 패턴(140)이 배치되는 것이 바람직하다. 상기 층간절연막 패턴(150)은 실리콘 산화막인 것이 바람직하고, 상기 식각정지막 패턴(140)은 상기 층간절연막 패턴(150)에 식각 선택비를 갖는 물질막인 것이 바람직하다.
상기 개구부(155)의 내벽에는 제 1 하부 전극(167), 제 2 도전막 패턴(175),유전막(190) 및 상부 전극(205)이 차례로 적층된다. 상기 상부 전극(205) 및 상기 유전막(190)은 상기 개구부(155)의 내벽에서 연장되어, 상기 층간절연막 패턴(150)의 상부를 덮도록 배치된다.
상기 제 1 하부 전극(167)은 티타늄(Ti), 코발트(Co), 티타늄 실리사이드 및 코발트 실리사이드 중의 한가지 물질인 것이 바람직하고, 상기 제 2 하부도전막 패턴(175)은 질화 티타늄(TiN), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막인 것이 바람직하다.
또한, 상기 상부 전극(205)은 역시 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막인 것이 바람직하다.
또한, 상기 유전막(190)은 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막, 실리콘 산화막, 실리콘 질화막 및 하프늄 산화막 중에 선택된 적어도 한가지 물질막인 것이 바람직하다. 이에 더하여, 상기 유전막(190)은 ZrO2, Nb2O5, CeO2, Y2O3,InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3및 (Sr,Ca)RuO3중에서 선택된 한가지 물질막일 수도 있다.
지금까지는, 디램의 셀 커패시터와 논리 회로용 커패시터가 동일한 구조임을 전제로, 디램의 셀 커패시터 및 그 제조 방법에 국한하여 설명하였다. 하지만, 상기 논리 회로용 커패시터의 유전막은 디램의 셀 커패시터에 비해 더 두꺼울 수도 있다. 이러한 차이는 당업자에 의해 쉽게 구체화될 수 있으므로, 이에 대한 설명은생략한다.
본 발명에 따르면, 반도체 장치의 커패시터를 두번의 사진/식각 공정을 통해 형성한다. 이에 따라, 본 발명은 세번의 사진/식각 공정이 요구되는 종래 기술보다 효율적이다. 또한, 본 발명에 따르면, 커패시터 유전막으로 고유전율의 물질을 사용하여, 커패시터의 정전용량을 확보하는 동시에 그 높이를 낮출 수 있다. 이에 따라, 본 발명은 MIM 구조의 커패시터를 게이트 패턴 옆쪽의 층간절연막 패턴 내에 배치한다. 그 결과, 논리 회로 및 디램을 함께 구비하는 복합칩을 효율적으로 제조할 수 있다.

Claims (19)

  1. 반도체기판 상에, 상기 반도체기판을 노출시키는 개구부를 갖는 층간절연막 패턴을 형성하는 단계;
    상기 층간절연막 패턴을 포함하는 반도체기판 전면에, 차례로 적층된 제 1 하부도전막, 제 2 하부도전막 및 희생막을 형성하는 단계;
    상기 층간절연막 패턴의 상부면이 노출될 때까지 상기 희생막 내지 상기 제 1 하부도전막을 차례로 전면식각함으로써, 상기 개구부의 내벽을 차례로 채우는 제 1 하부도전막 패턴, 제 2 하부도전막 패턴 및 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계;
    상기 제 1 하부도전막 패턴을 식각하여, 상기 층간절연막 패턴보다 낮은 상부면을 갖는 제 1 하부 전극을 형성하는 단계; 및
    상기 제 1 하부 전극을 포함하는 반도체기판 전면에, 유전막 및 상부 전극막을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 층간절연막 패턴을 형성하기 전에, 상기 개구부 하부의 상기 반도체기판에 고농도 불순물 영역을 형성하는 단계를 더 포함하는 반도체 장치의 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 하부도전막은 티타늄(Ti) 및 코발트(Co) 중의 한가지로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 하부도전막은 질화 티타늄(TiN), 텅스텐(W) 및 루세늄(Ru) 중의 적어도 한가지로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 유전막은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 희생막 내지 상기 제 1 하부도전막을 차례로 전면식각하는 단계는 화학기계적 연마 기술을 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 희생막 패턴을 제거하는 단계는 상기 층간절연막 패턴, 상기 제 1 하부도전막 패턴 및 상기 제 2 하부도전막 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 희생막 패턴을 제거하는 단계는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 하부 전극을 형성하는 단계는 상기 제 2 하부 전극 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 1 하부 전극을 형성하는 단계는 CH3COOH, CH3COONH4, NH4F 및 순수를 혼합한 용액을 에쳔트로 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  11. 제 1 항에 있어서,
    상기 희생막 패턴을 제거하는 단계 및 상기 제 1 하부 전극을 형성하는 단계는 상기 제 1 하부 전극을 형성한 후, 상기 희생막 패턴을 제거하는 순서로 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  12. 제 1 항에 있어서,
    상기 희생막 패턴을 제거하는 단계 및 상기 제 1 하부 전극을 형성하는 단계는 상기 희생막 패턴을 제거한 후, 상기 제 1 하부 전극을 형성하는 순서로 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  13. 반도체기판 상에 배치되어, 상기 반도체기판의 상부면을 노출시키는 개구부를 갖는 층간절연막 패턴;
    상기 개구부의 측벽 및 이를 통해 노출된 상기 반도체기판의 상부면을 덮는 제 1 하부 전극;
    상기 제 1 하부 전극의 내벽을 덮는 제 2 하부도전막 패턴;
    상기 제 1 하부 전극 및 제 2 하부도전막 패턴의 노출된 표면을 덮는 유전막 패턴; 및
    상기 유전막 패턴 상에 배치되는 상부 전극을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터.
  14. 제 13 항에 있어서,
    상기 제 1 하부 전극은 상기 층간절연막 패턴보다 낮은 상부면을 갖는 것을 특징으로 하는 반도체 장치의 커패시터.
  15. 제 13 항에 있어서,
    상기 제 2 하부도전막 패턴은 상기 제 1 하부 전극보다 높은 상부면을 갖는 것을 특징으로 하는 반도체 장치의 커패시터.
  16. 제 13 항에 있어서,
    상기 개구부 하부의 반도체기판에 형성된 고농도 불순물 영역을 더 포함하는 반도체 장치의 커패시터.
  17. 제 13 항에 있어서,
    상기 제 1 하부 전극은 티타늄(Ti), 코발트(Co), 티타늄 실리사이드 및 코발트 실리사이드 중의 적어도 한가지 물질인 것을 특징으로 하는 반도체 장치의 커패시터.
  18. 제 13 항에 있어서,
    상기 제 2 하부도전막 패턴은 질화 티타늄(TiN), 텅스텐(W) 및 루세늄(Ru)중의 적어도 한가지 물질인 것을 특징으로 하는 반도체 장치의 커패시터.
  19. 제 13 항에 있어서,
    상기 유전막 패턴은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막인 것을 특징으로 하는 반도체 장치의 커패시터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749641B1 (ko) * 2006-08-24 2007-08-14 동부일렉트로닉스 주식회사 반도체 장치 제조 공정 검사 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282757B2 (en) * 2003-10-20 2007-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor structure and method of manufacture
US6962846B2 (en) * 2003-11-13 2005-11-08 Micron Technology, Inc. Methods of forming a double-sided capacitor or a contact using a sacrificial structure
US7091085B2 (en) * 2003-11-14 2006-08-15 Micron Technology, Inc. Reduced cell-to-cell shorting for memory arrays
KR101100427B1 (ko) * 2005-08-24 2011-12-30 삼성전자주식회사 이온 전도층을 포함하는 불휘발성 반도체 메모리 장치와 그제조 및 동작 방법
US8158485B2 (en) * 2007-05-07 2012-04-17 Qimonda Ag Integrated circuit device having openings in a layered structure
KR20090028030A (ko) * 2007-09-13 2009-03-18 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2010003742A (ja) * 2008-06-18 2010-01-07 Fujitsu Microelectronics Ltd 半導体装置、及び薄膜キャパシタの製造方法
KR101000280B1 (ko) 2009-03-19 2010-12-10 서울대학교산학협력단 홀 구조를 갖는 커패시터 및 그 제조방법
US8502293B2 (en) * 2010-12-22 2013-08-06 Intel Corporation Capacitor with recessed plate portion for dynamic random access memory (DRAM) and method to form the same
US8765588B2 (en) * 2011-09-28 2014-07-01 United Microelectronics Corp. Semiconductor process
US9276057B2 (en) * 2014-01-27 2016-03-01 United Microelectronics Corp. Capacitor structure and method of manufacturing the same
US9299766B2 (en) 2014-04-01 2016-03-29 International Business Machines Corporation DT capacitor with silicide outer electrode and/or compressive stress layer, and related methods
JP7179634B2 (ja) * 2019-02-07 2022-11-29 株式会社東芝 コンデンサ及びコンデンサモジュール
CN113496953B (zh) * 2020-04-08 2023-12-05 长鑫存储技术有限公司 半导体存储器件及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677428A (ja) * 1992-08-25 1994-03-18 Nec Corp 半導体記憶装置及びその製造方法
DE59510349D1 (de) * 1995-04-24 2002-10-02 Infineon Technologies Ag Halbleiter-Speichervorrichtung unter Verwendung eines ferroelektrischen Dielektrikums und Verfahren zur Herstellung
JP3679527B2 (ja) * 1996-11-08 2005-08-03 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100195329B1 (ko) * 1996-05-02 1999-06-15 구본준 반도체 소자의 캐패시터 제조 방법
US5760474A (en) * 1996-07-09 1998-06-02 Micron Technology, Inc. Capacitor, integrated circuitry, diffusion barriers, and method for forming an electrically conductive diffusion barrier
KR20000026283A (ko) * 1998-10-16 2000-05-15 윤종용 커패시터의 제조 방법
JP3175721B2 (ja) * 1999-02-05 2001-06-11 日本電気株式会社 半導体装置の製造方法
US6750495B1 (en) * 1999-05-12 2004-06-15 Agere Systems Inc. Damascene capacitors for integrated circuits
US6277687B1 (en) * 1999-06-01 2001-08-21 Micron Technology, Inc. Method of forming a pair of capacitors having a common capacitor electrode, method of forming DRAM circuitry, integrated circuitry and DRAM circuitry
US6235580B1 (en) * 1999-12-20 2001-05-22 Taiwan Semiconductor Manufacturing Company Process for forming a crown shaped capacitor structure for a DRAM device
US6475855B1 (en) * 2000-03-01 2002-11-05 Micron Technology, Inc. Method of forming integrated circuitry, method of forming a capacitor and method of forming DRAM integrated circuitry
US6518117B2 (en) * 2001-03-29 2003-02-11 Micron Technology, Inc. Methods of forming nitrogen-containing masses, silicon nitride layers, and capacitor constructions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749641B1 (ko) * 2006-08-24 2007-08-14 동부일렉트로닉스 주식회사 반도체 장치 제조 공정 검사 방법

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