CN1272687A - 叠层电容器存储单元及其制造方法 - Google Patents

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Abstract

一种由MOSFET及叠层电容器构成的DRAM存储单元结构和一种形成该结构的方法便于进行在该晶体管的源/漏区与该电容器的下电极之间的低阻接触。该方法在其优选实施例中使用铂作为该电容器的底部电极而不需要在铂与用于接触该MOSFET的掺杂多晶硅栓之间的扩散阻挡层。为了达到该目的,该接点的形成是在淀积诸如钡锶钛酸盐的用于形成该电容器的介质的高介电常数的材料之后。该电容器的底部电极相对于该多晶硅栓部分地偏移。

Description

叠层电容器存储单元及其制造方法
本发明涉及半导体器件的制造，更详细地说，涉及这样一种器件，该器件利用在半导体芯片的顶部表面上的多个叠层来形成一个电容器，该电容器在该半导体芯片内将以串联方式连接到延伸到该半导体芯片的顶部表面上的一个区域上。
目前，许多半导体集成电路装置包括电容器作为电路元件。这种集成电路装置的典型的例子是动态随机存取存储器(DRAM)，它利用电容器作为存储单元，作为与由金属氧化物半导体场效应晶体管(MOSFET)提供的开关串联的存储元件。在半导体芯片中以密度大的阵列形成这种存储单元。在一种流行的DRAM的形态中，将该存储单元的存储电容器形成为在硅芯片的顶部表面上的多个叠层，该开关是在邻近于其顶部表面的芯片内的MOSFET。该电容器叠层的下极板起到该电容器的存储节点的作用，该晶体管的源/漏区起到该开关的存储节点的作用，较为理想的是，通过尽可能低的电阻将这两个存储节点连接在一起。为了达到这个目的，一般对该电容器进行对准，使其存储节点处在该晶体管的源/漏区之上，使用一般由高掺杂的多晶硅构成的导电性栓(plug)来互连该电容器的下极板(电极)与该晶体管的源/漏区。
在这样一种结构中，一般需要在高温下且在包含氧的气氛中进行这些层的淀积以形成电容器叠层，该叠层一般包括一对高导电率的金属层、诸如铂，和一个高介电常数的材料的中间层、诸如钡锶钛酸盐。不幸的是，在这样的情况下，存在下述的趋势：即，电容器的底板，一般是铂或其它类似的金属的电极，诸如铱、钯、钌或银，与用作接点的导电性多晶硅栓发生反应，导致对于该接点的性质的不希望有的结果。为了避免该反应，通常在该掺杂多晶硅栓与该电极之间插入一种诸如氮化钛或氮化钽的扩散阻挡层。但是，该扩散阻挡层对该两个存储节点之间的连接增加了不希望有的电阻。该电阻使信噪比恶化，从而减少总的成品率，增加成本。
本发明探索解决该问题。
本发明通过变更形成该晶体管的源/漏区与该电容器的底板之间的连接的工艺，从而不需要在电容器电极与掺杂多晶硅的导电性栓之间的扩散阻挡层来解决该问题。一个变更是在形成导电性多晶硅栓之前基本上完全形成该电容器叠层，这样，就不需要任何在包含氧的气氛中进一步加热到高温的处理，该处理可能会影响铂与硅之间的界面。结果，就不需要在电容器电极与多晶硅栓之间的扩散阻挡层。另外，作为另一个变更，该电容器的底部电极部分地不与该多晶硅栓对准。该不对准便于在该多晶硅栓与该电容器的铂底部电极之间提供无阻挡层的连接。
从一种方法的方面来看，本发明是一种制造半导体器件的方法。该方法包括下述步骤：准备一个硅衬底，在该硅衬底的顶部表面上以互相隔开的方式设置了多个掺杂硅区，分离的叠层电容器将串联地连接到该硅区的每一个上；在所述顶部表面上形成介质性的第1层；在所述介质性的层中对于所述多个掺杂硅区的每一个由一个导电性的第2层的一部分形成分离的导电性栓，该栓穿过所述层垂直地延伸，以便与所述硅区的一个接触；在所得到的叠层的顶部表面上形成介质性的第3层；在所得到的叠层的顶部表面上形成导电性的第4层；对该导电性的第4层进行图形刻蚀，以便在所述介质性的第3层上留下多个导电性的分段(segment)，每个导电性栓与一个分段对应，该分段与该导电性栓以部分地偏移的方式对准，每个分段适合于起到叠层电容器的底部电极的作用；在所得到的包括导电性分段的叠层上形成一种材料的介质性的第5层，该材料适合于起到作为被形成的叠层电容器的介质的作用；在所得到的叠层上形成导电性的第6层；在所得到的叠层上形成平面化的介质性的第7层；依次对第7、第6、第5和第3层进行图形刻蚀，以便在该叠层中形成多个分离的开口，每一个开口露出不在该导电性的第4层的分段之下的导电性栓的顶部；以及在每个分离的开口中设置用于将每个导电性栓的该被露出的顶部有选择地连接到该导电性的第4层的分离的分段上的导电性材料。
从装置的方面来看，本发明是一种存储单元，该存储单元包括在半导体芯片中的晶体管和在该半导体芯片的顶部表面上的叠层电容器，其中，该叠层电容器的底部电极是一个与该晶体管的源/漏区进行低阻连接的金属层，其特征在于：所述连接没有扩散阻挡层，所述连接是在该晶体管的源/漏区之上的导电性栓与该电容器的金属底部电极之间进行的，该电容器的底部电极与该导电性栓部分地偏移。较为理想的是，该金属电极由铂构成，该导电性栓由掺杂多晶硅构成，该电容器介质由诸如钡锶钛酸盐的、具有高的介电常数的材料构成。
通过下述的结合附图的更详细的描述，将能更好地了解本发明。
图1-9说明了在多晶硅栓与叠层电容器的底部电极之间的连接的形成过程，按照本发明，该底部电极只是与该多晶硅栓部分地对准。
应该指出，这些附图不是按比例画的。
现在，参照附图，图1示出硅片(衬底)10的一部分，该硅片10最终将被切成多个硅芯片，每个芯片包括多个以阵列状排列以形成DRAM的存储单元。所示出的部分将是一个这样芯片的部分，该部分在其顶部表面11上包括一系列的多晶硅栓12，每个栓被掺杂成高导电性的。对每个栓12进行定位，以便穿过在该硅芯片的顶部表面上延伸的氧化硅层14中的开口，并朝下延伸及形成至该芯片中的硅晶体管的源/漏区13的低阻连接。该区域1 3起到存储单元的存储节点的作用。一般来说，沿该芯片的顶部表面也有其它的起到晶体管的源/漏区的作用的n型掺杂区(未示出)。绝缘层16，一般也是氧化硅，在层14的顶部表面上延伸。
有各种不同的形成所示出的这种结构的方法。一般来说，在邻近于顶部表面11的硅芯片10中，首先以任何合适的方式形成包括源/漏区13的N-MOSFET，之后，用第1氧化硅层14覆盖该顶部表面11。然后，一般利用各向异性反应离子刻蚀(RIE)，在该氧化硅层14中形成带有基本上垂直的侧壁的开口，该开口的中心在每个源/漏区13之上。然后，在该层14的表面上淀积掺杂多晶硅作为第2层，以便用该栓12充填其开口。为了保证完全的充填，一般在实践中是采用过充填(overfill)法，在此之后，对顶部表面进行平面化处理，一般是采用化学机械抛光(CMP)法。在被淀积的多晶硅层的平面化之后，多晶硅栓12只留在该开口中，并如图1中所示，与层14一起共用共同的表面17。
然后，依次在表面17上淀积一般是氮化硅的介质性的第3层16、第4导体层18，该层18较为理想的是铂，铂适合于作为将来的叠层电容器的底板，以形成如图2中示出的叠层结构。
然后，对该铂层18进行图形刻蚀，将该层分成各个分段20，如图3中所示，每个电容器与一个分段对应。该分段20彼此隔开，每个分段以偏移的方式与栓对准，以便与不同的多晶硅栓12的一部分交叠。每个分段20将起到叠层电容器的底部电极的作用。铂层18的刻蚀，该刻蚀将铂层18分成多个分段20，中止于介质性的层16。
其次，如图3中所示，在所得到的叠层结构的顶部表面上淀积第5层22，该层的材料具有高的介电常数，诸如钡锶钛酸盐。该淀积一般是在富氧的气氛中在高温下进行的，现在该淀积几乎不影响多晶硅栓12，这是因为，该多晶硅栓12基本上被封在保护性的氮化硅内而不与铂接触。所淀积的该层22的厚度应适合于其作为电容器介质的作用。
现在，在介质性的层22上淀积第6金属层24，该层适合于用作该电容器的顶部电极，该金属较为理想的是铂。下述的金属，铱、钯、钌或银，也是可行的。
然后，在所得到的结构的顶部表面上淀积介质性的第7层25，诸如能以较低的温度淀积的TEOS或硅化玻璃，在此之后，对该顶部表面26进行平面化处理，以得到在图4中示出的结构。
然后，在介质层25中形成分离的开口27，如图5中所示，该开口27基本上与栓12对准。此时，每个开口27中止于导电性的第6层24的顶部。
其次，如图6中所示，进行附加的刻蚀，以除去在每个开口27中的金属层24的部分。
接着，如图7中所示，在该开口27的侧壁上淀积介质衬垫层28，该层一般由氧化硅或氮化硅构成。层28将在以后起到防止电容器的电短路的作用。
其次，如图8中所示，从每个开口27的底部清除介质层22和介质层16，以露出掺杂多晶硅栓12的顶部的一部分。一般来说，适合于以已知的方式通过局部反应离子刻蚀来进行该工艺。
现在，如图9中所示，在每个已清除了的开口27中淀积导电性接点30，然后，进行回刻(etch back)以便在该开口的底部在底部电极18与掺杂多晶硅栓12之间提供低阻连接。该导电性接点30不应与邻接的电容器的上部电极层24接触，衬垫28起到这个作用。用作该接点30的材料可以是任何能方便地被淀积和回刻的导电体，诸如掺杂多晶硅。
然后，如图10中所示，用合适的顶盖材料32，诸如TEOS或硅化玻璃，来充填开口27的剩下的部分。一般来说，比较容易进行过充填，然后对该表面进行平面化处理，使之达到顶盖层25。
所描述的工艺的特征在于，通过以后在该工艺中和在淀积需要高温氧气氛的诸如钡锶钛酸盐的高介电常数的材料的层22之后形成该界面，避免了在底部电极18与多晶硅栓12之间的界面暴露于高温氧气氛中。因此，不需要以前用于限制不需要的在多晶硅栓与被选择的金属、较为理想的是铂之间的扩散的扩散阻挡层。
再者，每个叠层电容器的底部电极18相对于多晶硅栓12在对准方面的部分偏移提供了宽的工艺容限，容易保证每个底部电容器电极只接触单一的栓。
应了解，所描述的特定的工艺是本发明的一般的原则的说明，在不偏离本发明的精神和范围内，可在所描述的工艺中进行各种修正。特别是，用不同的材料来替代在说明性的实施例中提到的那些材料应是可行的。例如，可用其它的介质，诸如钛酸钡、铅锆钛酸盐、或锶铋钽酸盐，来代替钡锶钛酸盐，可用其它的金属，诸如铱、钯、钌或银，来代替铂。也可使用不同于掺杂多晶硅的导电体，诸如钨、铝或氮化钛，来作为导电性栓。

Claims (13)

1.一种制造半导体器件的方法，其特征在于，包括下述步骤：
准备一个硅衬底，在该硅衬底的顶部表面上以互相隔开的方式设置了多个掺杂硅区，分离的叠层电容器将串联地连接到该硅区的每一个上；
在所述顶部表面上形成介质性的第1层；
在所述介质性的层中对于所述多个掺杂硅区的每一个由一个导电性的第2层的一部分形成分离的导电性栓，该栓穿过所述层垂直地延伸，以便与所述硅区的一个接触；
在所得到的叠层的顶部表面上形成介质性的第3层；
在所得到的叠层的顶部表面上形成导电性的第4层；
对该导电性的第4层进行图形刻蚀，以便在所述介质性的第3层上留下多个导电性的分段，每个导电性栓与一个分段对应，该分段与该导电性栓以部分地偏移的方式对准，每个分段适合于起到叠层电容器的底部电极的作用；
在所得到的包括导电性分段的叠层上形成一种材料的介质性的第5层，该材料适合于起到作为被形成的叠层电容器的介质的作用；
在所得到的叠层上形成导电性的第6层；
在所得到的叠层上形成平面化的介质性的第7层；
依次对第7、第6、第5和第3层进行图形刻蚀，以便在该叠层中形成多个分离的开口，每一个开口露出不在该导电性的第4层的分段之下的导电性栓的顶部；以及
在每个分离的开口中设置用于将每个导电性栓的该被露出的顶部有选择地连接到该导电性的第4层的分离的分段上的导电性材料。
2.如权利要求1中所述的方法，其特征在于：
第7、第6、第5和第3层的图形刻蚀依次包括首先对第7层进行图形刻蚀，然后对第6层进行图形刻蚀，然后在已图形刻蚀了的开口的侧壁内设置介质衬垫，然后对第5和第3层进行图形刻蚀。
3.如权利要求1中所述的方法，其特征在于：
在介质性的第1层中形成导电性栓包括淀积导电性材料，以便对该介质性的第1层中的开口进行过充填(overfill)，然后对该表面进行平面化处理。
4.如权利要求3中所述的方法，其特征在于：
该导电性栓由掺杂多晶硅构成。
5.如权利要求3中所述的方法，其特征在于：
从包括掺杂多晶硅、钨、铝和氮化钛的导电体的一组中选择该导电性栓。
6.如权利要求3中所述的方法，其特征在于：
该导电性的第4层由铂构成。
7.如权利要求3中所述的方法，其特征在于：
从包括铂、铱、钯、钌或银的导电体的一组中选择该导电性的第4层。
8.如权利要求3中所述的方法，其特征在于：
该介质性的第5层由钡锶钛酸盐构成。
9.如权利要求3中所述的方法，其特征在于：
从包括钡锶钛酸盐、铅锆钛酸盐、锶铋钽酸盐、或钛酸钡的一组中选择该介质性的第5层。
10.如权利要求6中所述的方法，其特征在于：
在每个分离的开口中设置的用于将每个导电性栓的顶部连接到该导电性的第第4层的分离的分段上的导电性材料由掺杂多晶硅构成。
11.如权利要求2中所述的方法，其特征在于：
该导电性的第4层由铂构成，该介质性的第5层由钡锶钛酸盐构成。
12.一种存储单元，包括在半导体芯片中的晶体管和在该半导体芯片的顶部表面上的叠层电容器，其中，该叠层电容器的底部电极是一个与该晶体管的源/漏区进行低阻连接的金属层，其特征在于：
所述连接没有扩散阻挡层，所述连接是在该晶体管的源/漏区之上的导电性栓与该电容器的金属底部电极之间进行的，该电容器的底部电极与该导电性栓部分地偏移。
13.如权利要求12中所述的存储单元，其特征在于：
该电容器的底部电容器电极由铂构成，该电容器的介质层由钡锶钛酸盐构成，以及该导电性栓由掺杂多晶硅构成。
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