KR100295568B1 - 반도체 장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명의 반도체 장치의 제조 방법은 반도체 기판의 표층부에 불순물 확산 영역으로 이루어진 드레인 영역과 소스 영역을 갖는 MOS 트랜지스터를 형성하는 단계와 상기 MOS 트랜지스터를 형성하는 단계후에 상기 반도체 기판상에 절연막을 형성하는 단계, 상기 절연막에 선택적으로 콘택트 홀을 개구하는 단계, 상기 MOS 트랜지스터의 상기 드레인 영역과 상기 소스 영역내의 일영역에 하단부가 콘택트하는 커패시터 콘택트 프라그를 상기 콘택트 홀에 매립 형성하는 단계, 상기 커패시터 콘택트 프라그를 형성하는 단계후에, 상기 절연막상에 하부 전극, 강유전체막 및 상부 전극을 갖는 강유전체 커패시터를 형성하는 단계, 상기 강유전체 커패시터의 상기 상부 전극과 상기 커패시터 콘택트 프라그의 상단면 사이를 접속하는 배선을 형성하는 단계를 구비한다.
Description
본 발명은 정보 기억용 커패시터의 절연막에 복합 산화물(complex oxides)을 사용한 메모리 셀의 어레이를 갖는 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히 커패시터 절연막에 강유전(ferroelectric)체를 사용한 강유전체 메모리(Ferroelectric Random Access Memory)(FRAM)에 있어서의 셀 트랜지스터·셀 커패시터간 접속 배선부, 비트선 콘택트부 및 메모리 셀의 구조와 그의 형성 방법 및 커패시터 절연막(capacitor insulation film)에 고유전율 유전체(dielectric)를 사용한 다이나믹형 메모리 셀의 어레이를 갖는 다이나믹형 랜덤 액세스 메모리(DRAM)에 있어서의 메모리 셀의 구조와 그의 형성 방법에 관한 것이다.
근년, 정보 기억용 커패시터의 전극간 절연막(interelectrode insulation film)으로서 페로브스카이트 구조(perovskite structure) 또는 층형상 페로브스카이트 구조(layered perovskite structure)의 물질로 이루어진 강유전체 박막을 사용한 불휘발성 강유전체 메모리 셀(non-volatile ferroelectric memory cell)(FRAM 셀) 및 그의 어레이를 갖는 FRAM이 주목을 모으고 있다.
강유전체막은 전계가 인가되었을 때에 일단 발생한 전기 분극이 상기 전계가 인가되지 않게 되어도 잔류하며, 상기 전계와는 반대 방향의 방향으로 어느 정도이상의 강도의 전계가 인가되었을 때에 분극의 방향이 반전하는 특성을 갖고 있다.
이 유전체의 분극 방향이 반전하는 분극 특성에 착안하여, 메모리 셀의 정보기억용 커패시터의 절연막에 강유전체를 사용하여 FRAM 셀을 실현하는 기술이 개발되고 있다.
이 FRAM 셀은 DRAM 셀의 커패시터를 강유전체 커패시터로 치환한 구성으로 되어 있다. FRAM 셀은 스위치용의 MOS 트랜지스터를 거쳐 강유전체 커패시터에서 분극 반전(switching) 또는 비반전(non-switching) 상태의 전하를 취급하는 방식(데이타 파괴 판독)를 사용하고 있고, 동작 전원을 오프 상태로 하여도 메모리 셀이 쓰여져 있는 기억 데이타는 잃어버리지 않는 특성이 있다.
FRAM은 대용량 메모리의 대표인 DRAM과 비교하면, 불휘발성이므로 데이타 유지에 리프레쉬 동작이 필요없고, 대기(standby)시의 소비 전력이 필요없다고 하는 특징을 갖는다. 또한, 다른 불휘발성 메모리인 프래쉬(flash) 메모리와 비교하면, 데이타 리라이트가능 횟수가 많고, 또한 데이타 리라이트 속도가 현저히 빠르다고 하는 특징을 갖는다. 또한, 메모리 카드등에 사용되는 전지 백업이 필요한 SRAM(static random access memory)와 비교하여도, 소비 전력이 적고, 셀 면적을 대폭적으로 줄일 수 있다고 하는 특징을 갖는다.
상기와 같은 특징을 갖는 FRAM은 기존 DRAM, 프래쉬 메모리, SRAM과의 치환, 논리 회로 혼재 디바이스로의 적용등, 그의 기대는 매우 크다. 또한, FRAM은 배터리없이 고속 동작이 가능하므로, 비접촉 ID 카드(RF-ID : Radio Frequency-Identification Data)로의 전개가 시작되고 있다.
FRAM의 메모리 셀의 구조는 2종류로 대별된다. 하나는 DRAM에도 사용되는 정보로서의 전하 용량을 축적하는 축적 용량에 상유전체막(para-dielectric film)이 아닌 강유전체막을 사용하는 것이고, 다른 것은 MOSFET의 게이트 절연막에 실리콘 산화막을 대신하여 강유전체막을 사용하는 것이다. 후자는 실리콘층상에 직접 형성할 수 있는 적당한 강유전체막이 존재하지 않으므로 실현성이 없고, 현재까지는 제안만이 되고 있으므로, 통상은 FRAM이라고 하는 전자의 구조를 나타낸다.
또한, FRAM 셀은 도 1에 도시한 바와 같이, 하나의 트랜지스 Q와 하나의 강유전체 커패시터 C에 의해 구성되는 1트랜지스터·1 커패시터(1T/1C라 함)형의 것과 예를 들면, 도 3a에 도시한 바와 같이 2개의 트랜지스터 Q1, Q2와 2개의 강유전체 커패시터 C1, C2에 의해 구성되는 2트랜지스터·2커패시터(2T/2C라 함)형의 것이 있다.
1T/1C 구조는 DRAM과 등가의 고집적화가 가능하다고 하는 장점을 갖지만, 특성 변동이 적은 메모리 셀을 실현하기 위해서는 메모리 셀의 강유전체 특성의 변동 및 열화의 변동을 억제해야 하고, 수율 및 소자 신뢰성을 높이는 것이 어렵다고 하는 단점을 갖는다.
2T/2C 구조는 1T/1C 구조의 2배의 면적을 필요로 하는 결점이 있지만, 특성 마진을 크게 취하므로, 수율 및 소자 신뢰성을 향상시키는 것이 용이하다.
어느 구조도, 하지 절연막상에 전극/강유전체/전극의 스택 구조가 형성되고, 그 상층의 산화막에 열린 콘택트 홀을 거쳐 Al 또는 Cu 배선이 실시되어, 패시베이션막으로 보호된다.
그러나, 상술한 바와 같이, FRAM 셀은 고속·저소비 전력 동작이 가능하고, 고집적화의 실현이 기대되므로, 메모리 셀 면적의 축소나 강유전체의 열화가 적은제조 프로세스의 검토가 필요하게 된다. 또한, 기존의 FRAM 디바이스를 다른 디바이스와 혼재하는 경우나 고집적화에 불가결한 다층 배선 기술은 아직 확립되어 있지 않은 상황이다.
FRAM 디바이스를 탑재한 반도체 집적 회로의 다층 배선화가 어려운 이유는 강유전체 재료가 환원 분위기(특히 수소 분위기)에 크게 약한 것에 있다. 기존의 LSI 공정에서는 수소가 혼입하는 프로세스가 대략 있고, FRAM의 제조상 큰 문제로 된다.
수소가 혼입하는 공정의 일예로서, 다층 배선 구조에 있어서의 비어 홀을 매우는 공정을 들 수 있다. 특히, 어스팩트비가 큰 비어 홀을 매우는 방법으로서는 CVD법에 의한 W 매립이 주로 사용되지만, 이 W를 매립하는 공정에서는 수소기가 많이 발생하므로, 강유전체에 큰 손상을 준다.
이하, 상기 문제에 대하여 구체적으로 상세히 설명한다.
종래, 강유전체 메모리 셀의 구조로서, (1) 비트선의 하층에 강유전체 커패시터를 배치한 비트선후 작성 구조, (2) 강유전체 커패시터의 하층에 비트선을 배치한 비트선전 작성 구조가 있다.
상기 비트선후 작성 구조의 강유전체 메모리 셀을 제조하는 경우에는 스위치용 MOS 트랜지스터의 상층에 강유전체 커패시터가 배치되고, 그 하부 전극과 MOS 트랜지스터를 폴리실리콘 프라그(plug)로 접속한 후, 강유전체 커패시터상에 비트선이 형성된다.
상기 강유전체 커패시터를 형성할 때, 폴리실리콘 프라그상에 통상은 Pt(백금)을 사용하여 강유전체 커패시터의 하부 전극을 형성한 후에 강유전체 박막을 성막하지만, 상기 강유전체 박막을 성막하여 결정화를 실행할 때, 고온의 산소 어닐이 필요하게 된다.
강유전체 재료로서 PZT(lead-zirconate-titanate)를 사용하는 경우, 산화가 불충분한 경우에 PZT중의 Pb가 확산하는 것에 기인하는 결함의 발생에 의해 커패시터 특성의 열화가 일어난다. 이것을 피하기위해서는 충분한 산화가 필요하게 되지만, 이를 위해 필요한 산소 어닐 온도는 통상 600 ℃ ∼ 700 ℃이다.
또한, 강유전체 재료로서 SBT(strontium-bismuth-tantalate) 등의 비스머스층형상 화합물(bimuth layered compound)를 사용하는 경우에는 필요한 산소 어닐 온도는 통상 800 ℃정도의 고온이다.
그러나, 상기와 같은 고온의 산소 어닐시에 Pt를 사용한 하부 전극이 폴리실리콘 프라그와 반응하여 실리사이드(silicide)화하거나 또는 폴리실리콘 프라그가 산화한다고 하는 문제가 생긴다.
한편, 상기 비트선전 작성 구조의 강유전체 메모리 셀을 제조하는 경우에는 스위칭 트랜지스터의 상층에 비트선이 형성되고, 비트선의 상층에 강유전체 커패시터가 형성된다. 이 경우, 강유전체 커패시터의 하부 전극(예를 들면, Pt)과 스위칭 트랜지스터를 폴리실리콘 프라그로 접속하는 경우에는 상술한 비트선후 작성 구조와 마찬가지의 문제가 생긴다.
이것에 대하여, 강유전체 커패시터의 상부 전극과 스위칭 트랜지스터를 매립하여 배선으로 되는 국소 배선으로 직접 접속하는 상부 전극 접속 구조가 제안되고있다. 이 구조는 강유전체 커패시터의 패턴 레이아웃의 자유도가 비교적 높다고 하는 특징이 있고, 강유전체 커패시터를 스위칭 트랜지스터 영역상 및 소자 분리 영역상의 양쪽으로 배치하는 것에 의해, 세밀 구조를 실행할 수 있다.
상기 비트선전 작성·상부 전극 접속 구조에서는 강유전체 커패시터의 하부 전극(플레이트 전극)에서 상부 전극까지를 형성한 후, 커패시터 보호막이 퇴적된다. 그후, 상부 전극과 스위칭 트랜지스터를 직접 접속하기 위한 국소 배선을 형성하므로, 커패시터 보호막에 상부 전극과의 콘택트부 및 트랜지스터의 활성층과의 콘택트부가 개구된다. 이것에 배선막이 퇴적되어 패터닝된다.
하부 전극(예를 들면, Pt)과 스위칭 트랜지스터를 폴리실리콘 프라그로 접속하는 경우에, 하부 전극이 폴리실리콘 프라그와 반응하여 실리사이드화한다고 하는 문제는 생기는 않는다. 그러나, 미세화에 따른 어스팩트비나 단계 커버리지의 점에서, 상부 전극과 트랜지스터를 직접 접속하기 위한 국소 배선을 형성하는 것이 곤란하게 된다.
또한, 강유전체 재료로서 PZT나 BST(barium-strontium-titanate)를 사용한 경우, 강유전체 박막 성막후의 배선 형성에 있어서, CVD(chemical vapor deposition)공정에 포함되는 환원성 분위기가 문제로 되고, 강유전체 재료가 환원 반응에 의해 특성 열화를 발생시킨다고 하는 문제가 있다.
즉, 상부 전극과 스위칭 트랜지스터를 접속하기 위한 국소 배선을 형성할 때에, DRAM에서 사용되고 있는 것과 같은 메탈 CVD 장치를 사용한 강한 환원성 분위기(수소계의 가스)중에서 W(텅스텐) 성막에 의한 W 프라그의 매립을 실행하고자 하면, 강유전체 커패시터의 특성(잔류 분극량(remnant polarization)등의 전기적 특성)의 열화를 일으킨다.
이것에 대하여, 상부 전극과 스위칭 트랜지스터를 접속하기 위한 국소 배선을 형성할 때에, MO(Metal Organic) CVD를 사용하여 알루미 배선막의 성막을 실행하여도, 상당한 강유전체 커패시터의 특성 열화가 일어난다. 이것은 소스 물질을 함유하는 수소기 성분을 완전히 제거할 수 없으므로, 환원성 분위기가 없다고는 할 수 없기 때문이다.
또한, 상기 강유전체 재료로서 PZT나 BST를 사용한 경우, 강유전체 커패시터의 전극 재료로서 Pt, Ir, Ir 산화물(IrO2), Ru, Ru 산화물(RuO2), LSCO (lantan-strontium-cobalt or copper-oxide), SRO(strontium-ruthenium-oxide) 등의 귀금속 또는 도전성 산화물이 사용된다.
그러나, 이들 재료를 RIE(reactive ion etching), 이온 밀링(ion milling), ECR 에칭(electron cyclotron resonance etching) 등에 의해 0.5㎛정도의 서브미크론 레벨로 미세가공하는 것은 상당히 곤란하다. 특히, Pt는 매우 곤란하고, 강유전체 커패시터의 미세화가 용이하지 않다. 당연히, 고집적의 강유전체 메모리의 설계시, 강유전체 메모리 셀의 미세화는 불가결하고, 메모리 셀의 미세화를 위해서는 강유전체 커패시터의 상부 전극의 미세화가 중요 과제이다.
한편, 메모리의 집적도는 매년 향상하고 있지만, 치수는 작게 되어도 전하를 축적하는 유전체 커패시터의 전기 용량은 약 30 fF이상으로 유지되어야 한다. 그를 위해서는 커패시터의 유효 면적을 크게 하든가, 유전체막의 두께를 얇게 하든가, 유전체 재료의 유전율을 크게 하든가 해야 한다. 이제까지의 DRAM 기술에서는 주로 앞서 두가지의 개량에 의해, 커패시터의 입체화와 박막화가 검토되고 있었다. 그러나, 종래 SiO2계의 유전체막에서는 그의 입체화와 박막화가 한계에 이르고 있어, 비유전율이 큰 유전체의 박막을 퇴적시키는 기술이 필요하게 되었다.
그러나, FRAM에 사용되고 있는 전극/강유전체/전극의 스택 구조 또는 DRAM에 사용되고 있는 전극/고유전율 유전체/전극의 스택 구조의 커패시터를 제조할 때, 전극 재료로서는 상술한 바와 같이, Pt, Ir, Ru, IrO2, RuO2, LSCO, SRO 등의 귀금속 또는 도전성 산화물이 사용된다.
FRAM 셀 커패시터의 강유전체로서는 상술한 바와 같이 PZT(Pb(Zr, Ti)O3), SBT(SrBi2Ta2O9), BIT(Bi4Ti3O12) 등의 페로브스카이트 구조를 포함하는 산화물 또는 그들의 일부를 치환 원소로 치환한 산화물이 사용된다. DRAM 셀 커패시터의 고유전율 유전체로서는 BST((Ba, Sr)TiO3) 등이 사용된다.
이들 강유전체 또는 고유전율 유전체의 성막 방법으로서는 스퍼터, 레이저 어브레이션(laser ablation), CVD, MOD(Metallo-Organic Decomposition) 또는 졸겔(Sol-gel)법 등의 스핀 코트, 더욱이 분무형상의 MOD 원료를 캐리어 가스에 의해 웨이퍼상으로 도입하여 퇴적시키는 LSMCD(Liquid Source Misted Chemical Deposition)법 등이 알려져 있다.
스퍼터법은 막형성 기술로서 양산성이 우수하고 또한 유전체를 끼우는 2개의 전극(금속 또는 도전성 산화물)이 같은 스퍼터 기술에 의해 형성되므로, 스루풋의 점에서 유리한 기술이다.
그러나, 스퍼터나 레이저 어브레이션은 N2, Ar, Ar/O2등의 분위기 가스중에서 성막을 실행하는 기술이므로, 가스 성분이 막중에 가두어져 형성되는 것을 피할 수 없고, 복합 산화물막(적어도 2종이상의 금속 원소를 함유하는 산화물막)중에 잔존 가스가 초래하는 공극이 생겨서, 고밀도의 산화물을 형성할 수 없다고 하는 문제가 있다.
실제로, 데포지션직후의 막으로 부터는 Ar 등의 스퍼터 가스가 검출된다. 이들 방법은 타겟 근방에 있는 가스 분자가 플라즈마의 고에너지에 의해 도입되어 막중에 입사하는 것으로서, 확산과 같은 기구는 아니므로, 저압 스퍼터일수록 높은 에너지가 보존되어 막중에 쉽게 들어간다. 퇴적직후의 막은 아멀퍼스나 저밀도의 결정막이므로, 이 잔존 가스는 분산하고 있어 자립하지 않지만, 막에 결정화의 열처리가 실시되면, 잔존 가스는 결정의 입계(grain boundary)나 계면에 일부 남겨져서 확실한 공극으로 된다.
또한, 이 열처리가 단시간이면, 입계나 계면뿐만아니라, 입내에도 큰 공극이 생긴다. CVD 또는 LSMCD에 의한 성막에 있어서도 원료를 챔버로 도입하기 위한 캐리어 가스를 사용하므로, 막중에 캐리어 가스의 거둬들임이 일어나고, 스퍼터의 경우와 마찬가지로, 결과적으로 복합 산화물막중에 잔존 가스가 초래하는 공극이 생긴다.
이와 같은 공극은 성막에 계속해서 어닐 처리에 의해 막의 결정화나 고밀도화를 실행할 때에 그의 크기가 정해지지만, 어닐이 승온 속도가 빠른 급열 처리(rapid thermal processing)인 경우에 현저한 공극이 형성된다. 즉, 복합 산화물막의 결정화 어닐에서는 확산이나 증발을 최저한으로 억제하기 위해 급열 처리가 필수이지만, 상기 문제점 때문에 고밀도의 막을 형성할 수 없다고 하는 문제가 있다.
당연, 막밀도가 낮은 강유전체막에서는 분극량이 저하하여 동작 마진이 취해지지 않을 뿐만 아니라 저전압측에서 구동할 수 없고, 또 박막화하는 경우에 단락하기 쉽게 된다. 또한, 후공정에서의 분위기에서 특성 변화가 크게 되는 문제점도 생긴다. 마찬가지 이유에서, 전극막에도 공극이 생겨서 저밀도화하면, 막저항이 크게 되어, 동작 속도가 늦어진다고 하는 문제점도 생긴다.
이와 같이, 종래 강유전체 메모리는 강유전체 커패시터의 특성 열화를 방지 또한 프로세스를 통합하는 것이 곤란하였다.
본 발명의 목적은 강유전체 메모리 셀을 제조할 때, 강유전체 커패시터의 특성 열화를 방지하고, 또한 프로세스 통합을 가능하게 하는 반도체 장치의 제조 방법 및 그것에 의해 제조된 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 적어도 2층이상의 다층 배선 구조를 갖는 강유전체 메모리를 제조할 때, 셀에 접속되는 비트선을 다층 배선으로 형성하는 것이 가능하게 되어, 고집적화 및 다른 디바이스와의 혼재가 용이하게 되는 반도체 장치의 제조 방법 및 그것에 의해 제조된 반도체 장치를 제공하는 것에 있다.
또한, 본 발명의 또 다른 목적은 적어도 2층이상의 다층 배선 구조를 갖는 강유전체 메모리를 제조할 때, 다층 배선에 필요한 비어의 매립을 강유전체 커패시터에 데미지를 주지 않고서 실행하는 것을 가능하게 하는 반도체 장치의 제조 방법 및 그것에 의해 제조된 반도체 장치를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 정보 기억용 커패시터의 절연막에 강유전체를 사용한 FRAM 셀 또는 고유전율 유전체를 사용한 DRAM 셀을 제조할 때, 엄밀하게 신뢰성이 높은 강유전체막이나 고유전율 유전체막을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 1트랜지스터·1커패시터 구성의 일반적인 강유전체 메모리 셀의 등가 회로도.
도 2는 도 1의 강유전체 메모리 셀에 의한 메모리 셀 어레이 및 그의 주변 회로의 일부를 포함한 등가 회로도.
도 3a 내지 도 3c는 도 1의 메모리 셀을 2개 사용한 2트랜지스터·2커패시터형의 일반적인 강유전체 메모리 셀의 기록 동작의 원리를 설명하기 위한 도면.
도 4a 내지 도 4c는 도 3a 내지 도 3c와 같이 강유전체 메모리 셀의 판독 동작의 원리를 설명하기 위한 도면.
도 5는 도3a 내지 도 3c에 도시한 기록 동작 및 도 4a 내지 도 4c에 도시한 판독 동작에 즈음하여, 플레이트선 PL에 인가되는 전압 파형의 일예를 도시한 파형도.
도 6 내지 도 8은 본 발명의 제1 실시예에 관한 강유전체 메모리 셀 어레이의 제조 공정을 단계적으로 도시한 셀 어레이 일부의 개략적 평면도.
도 9 내지 도 12는 본 발명의 제1 실시예에 관한 강유전체 메모리 셀 어레이의 제조 공정을 단계적으로 도시한 셀 어레이 일부의 개략적 단면도로서, 도 8의A-A 선을 따른 단면도.
도 13a 내지 도 13f는 도 11, 도 12에 도시된 강유전체 커패시터의 제조 공정의 변형예를 단계적으로 도시한 단면도.
도 14, 도 15는 제1 실시예의 제조 방법의 변형예를 단계적으로 설명하기 위한 FRAM 셀의 단면도.
도 16, 도 17은 본 발명의 제2 실시예에 관한 FRAM 셀 어레이의 제조 공정을 단계적으로 설명하기 위한 FRAM 셀의 단면도.
도 18은 제2 실시예의 FRAM 셀 어레이의 개략적 평면도.
도 19는 본 발명의 제3 실시예에 관한 FRAM 셀 어레이의 제조 방법을 설명하기 위한 FRAM 셀의 단면도.
도 20은 본 발명의 제4 실시예에 관한 FRAM 셀 어레이의 제조 방법을 설명하기 위한 FRAM 셀의 단면도.
도 21은 본 발명의 제5 실시예에 관한 FRAM 셀 어레이의 제조 방법을 설명하기 위한 FRAM 셀의 단면도.
도 22는 제5 실시예중의 서브 실시예 및 비교예의 커패시터 특성을 나타내는 그래프.
도 23은 본 발명의 제5 실시예의 변형예에 관한 DRAM 셀의 구조를 도시한 단면도.
도 24a는 FRAM을 응용한 RF-ID 시스템을 설명하기 위한 구성도.
도 24b는 RF-ID 시스템에 사용되는 트랜스폰더의 개략 구성도.
도 24c는 트랜스폰더에 사용되는 RF-ID 칩의 내부 구성을 설명하는 개략도.
도 25는 RF-ID 칩의 내부 회로의 상세를 도시한 블록도.
도 26은 본 발명의 제5 실시예에 관한 DRAM 셀의 구조를 도시한 단면도.
도 27은 본 발명의 제6 실시예에 관한 DRAM 셀의 구조를 도시한 단면도.
도 28은 본 발명의 제7 실시예에 관한 DRAM 셀의 구조를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
6 : 표면 절연막
7 : 측벽 절연막
9 : 층간 절연막
10 : 표면 평탄화용 층간 절연막
11 : 배리어 메탈막
12 : 도전막
13 : 표면 평탄화용 층간 절연막
15 : 도전성 프라그(커패시터 콘택트 프라그)
16 : 커패시터용 절연막
17 : 하부 전극
18 : 강유전체막
19 : 상부 전극
20 : 커패시터 보호용 절연막
22 : 배선
본 발명의 제1 특징에 관한 반도체 장치의 제조 방법은 반도체 기판의 표층부에 불순물 확산 영역으로 이루어진 드레인 영역과 소스 영역을 갖는 MIS 트랜지스터를 형성하는 단계, 상기 MIS 트랜지스터를 형성하는 단계후에, 상기 반도체 기판상에 절연막을 형성하는 단계, 상기 절연막에 선택적으로 콘택트 홀을 개구하는 단계, 상기 MIS 트랜지스터의 상기 드레인 영역과 상기 소스 영역 내의 일영역에 하단부가 콘택트하는 커패시터 콘택트 프라그를 상기 콘택트 홀에 매립 형성하는 단계, 상기 커패시터 콘택트 프라그를 형성하는 단계후에, 상기 절연막상에 하부 전극, 강유전체막 및 상부 전극을 갖는 강유전체 커패시터를 형성하는 단계, 및 상기 강유전체 커패시터의 상기 상부 전극과 상기 커패시터 콘택트 프라그의 상단면사이를 접속하는 배선을 형성하는 단계를 구비한다.
본 발명의 제2 특징에 관한 반도체 장치의 제조 방법은 반도체 기판의 표층부에 불순물 확산 영역으로 이루어진 드레인 영역과 소스 영역을 갖는 MIS 트랜지스터를 형성하는 단계, 상기 MIS 트랜지스터를 형성하는 단계후에, 상기 반도체 기판상에 제1 절연막을 형성하는 단계, 상기 제1 절연막에 상기 MIS 트랜지스터의 상기 드레인 영역과 상기 소스 영역내의 일영역을 노출시키는 제1 콘택트 홀을 개구하는 단계, 상기 제1 콘택트 홀을 통하여, 상기 MIS 트랜지스터의 상기 드레인 영역과 상기 소스 영역내의 상기 제1 영역에 하단부가 콘택트하는 비트선을 상기 제1 절연막상에 형성하는 단계, 상기 제1 절연막에 상기 MIS 트랜지스터의 상기 드레인 영역과 상기 소스 영역 내의 다른 영역을 노출시키는 제2 콘택트 홀을 개구하는 단계, 상기 MIS 트랜지스터의 상기 드레인 영역과 소스 영역내의 상기 다른 영역에 하단부가 콘택트하는 제1 커패시터 콘택트 프라그를 상기 제2 콘택트 홀에 매립 형성하는 단계, 상기 제1 절연막과 상기 비트선 상에 제2 절연막을 형성하는 단계, 상기 제2 절연막의 상기 제2 콘택트 홀의 위쪽에 위치하는 장소에 제3 콘택트 홀을 개구하는 단계, 상기 제1 커패시터 콘택트 프라그의 상단부에 하단부가 접속하는 제2 커패시터 콘택트 프라그를 상기 제3 콘택트 홀에 매립 형성하는 단계, 상기 제2 커패시터 콘택트 프라그를 형성하는 단계후에, 상기 제2 절연막상에 하부 전극, 강유전체막 및 상부 전극을 갖는 강유전체 커패시터를 형성하는 단계, 및 상기 강유전체 커패시터의 상기 상부 전극과 상기 제2 커패시터 콘택트 프라그의 상단부 사이를 접속하는 배선을 형성하는 단계를 구비한다.
상기 제3 콘택트 홀을 형성하는 단계와 상기 제2 콘택트 홀을 형성하는 단계는 연속하여 실행되고, 상기 제1 커패시터 콘택트 프라그를 형성하는 단계와 상기 제2 커패시터 콘택트 프라그를 형성하는 단계는 일체적으로 실행되도록 하여도 좋다.
상기 제2 커패시터 콘택트 프라그를 매립 형성하는 단계 후에, 상기 강유전체 커패시터를 형성하는 단계 전에, 상기 제2 절연막상에 제3 절연막을 퇴적하는 단계, 상기 강유전체 커패시터를 형성하는 단계후에, 상기 배선을 형성하는 단계 전에, 상기 제3 절연막에 상기 배선의 접속을 위한 제4 콘택트 홀을 개구하는 단계를 더 구비하도록 하여도 좋다.
상기 제2 커패시터 콘택트 프라그를 매립 형성하는 단계후에, 상기 강유전체 커패시터를 형성하는 단계 전에, 수소계 가스 및 질소계 가스중 적어도 한쪽을 사용하여 신터링하는 단계를 더 구비하는 것이 바람직하다.
상기 강유전체 커패시터를 형성하는 단계는 상기 하부 전극 및 상기 강유전체막을 퇴적한 후, 상기 강유전체막상에 제4 절연막을 퇴적하는 단계, 상기 제4 절연막에 선택적으로 개구부를 개구하는 단계, 및 상기 개구부 및 상기 제4 절연막상에 상기 상부 전극 형성용 전극 재료를 퇴적한 후에, 상기 제4 절연막상의 상기 전극 재료를 제거하는 것에 의해 상기 상부 전극을 형성하는 단계를 포함하는 것이 바람직하다.
상기 제2 커패시터 콘택트 프라그를 형성하는 단계는 상기 제2 절연막상 및 상기 제2 콘택트 홀의 내부에 공융점 금속 재료를 퇴적한 후에, 상기 제2 절연막상의 상기 고융점 금속 재료를 제거하는 단계를 포함하는 것이 바람직하다.
본 발명의 제3 특징에 관한 반도체 장치는 반도체 기판의 표층부에 형성된 불순물 확산 영역으로 이루어진 드레인 영역과 소스 영역을 갖는 MIS 트랜지스터, 상기 MIS 트랜지스터를 포함하는 상기 반도체 기판상에 형성된 절연막, 상기 절연막 내에 매립 형성되고, 상기 드레인 영역과 상기 소스 영역중 한쪽 영역에 하단부가 콘택트한 커패시터 콘택트 프라그, 상기 절연막의 상부에 형성되고, 하부 전극, 전극간 강유전체막 및 상부 전극을 갖는 강유전체 커패시터, 및 상기 커패시터 콘택트 프라그의 상단과 상기 강유전체 커패시터의 상기 상부 전극 사이를 접속하는 배선을 구비한다.
본 발명의 제4 특징의 반도체 장치는 반도체 기판의 표층부에 형성된 불순물 확산 영역으로 이루어진 드레인 영역과 소스 영역 및 게이트 전극을 갖는 MIS 트랜지스터, 상기 MIS 트랜지스터를 포함하는 상기 반도체 기판상에 형성된 제1 절연막, 상기 제1 절연막 내에 매립 형성된 비트선 콘택트 프라그, 상기 비트선 콘택트 프라그를 거쳐 상기 드레인 영역과 상기 소스 영역중 한쪽 영역에 접속되고, 상기 제1 절연막상에 형성된 비트선, 상기 제1 절연막 내에 매립 형성되고, 상기 드레인 영역과 상기 소스 영역중 다른쪽 영역에 하단부가 콘택트한 제1 커패시터 콘택트 프라그, 상기 비트선을 포함하는 반도체 기판상에 형성된 제2 절연막, 상기 제2 절연막 내에 매립 형성되고, 상기 제1 커패시터 콘택트 프라그의 상단에 하단부가 콘택트한 제2 커패시터 콘택트 프라그, 상기 제2 절연막상에 형성되고, 하부 전극, 전극간 강유전체막 및 상부 전극을 갖는 강유전체 커패시터, 및 상기 제2 커패시터콘택트 프라그의 상단과 상기 강유전체 커패시터의 상기 상부 전극 사이를 접속하는 배선을 구비한다.
상기 제1 커패시터 콘택트 프라그와 상기 제2 커패시터 콘택트 프라그를 일체적으로 형성하여도 좋다.
상기 제2 커패시터 콘택트 프라그의 위쪽에서 또한 상기 강유전체 커패시터의 아래쪽에 형성된 제3 절연막을 더 구비하며, 상기 배선은 상기 제3 절연막에 개구된 콘택트 홀을 거쳐 상기 제2 커패시터 콘택트 프라그의 상단과 상기 강유전체 커패시터의 상부 전극 사이를 접속하는 것이 바람직하다.
상기 제2 커패시터 콘택트 프라그의 재료는 고융점 금속이고, 상기 배선의 재료는 알루미늄계 재료, 구리계 재료 및 폴리실리콘계 재료에서 선택된 적어도 하나인 것이 바람직하다.
상기 배선의 하면의 면적이 상기 제2 커패시터 콘택트 프라그의 상단부의 면적보다도 크고, 상기 배선의 하면은 상기 제2 커패시터 콘택트 프라그의 상단부 및 상기 제2 절연막에 접촉하고 있는 것이 바람직하다.
상기 강유전체 커패시터의 상기 상부 전극은 상기 강유전체 커패시터의 상기 전극간 강유전체막상에 퇴적된 제4 절연막에 형성된 개구부에 매립 형성되어 있는 것이 바람직하다.
본 발명의 제5 특징의 반도체 장치의 제조 방법은 반도체 기판의 표층부에 불순물 확산 영역으로 이루어진 드레인 영역과 소스 영역을 갖는 MOS 트랜지스터를 형성하는 단계, 상기 MOS 트랜지스터가 형성된 상기 반도체 기판 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막에 상기 드레인 영역과 상기 소스 영역을 노출하는 복수의 제1 콘택트 홀을 개구하는 단계, 상기 복수의 제1 콘택트 홀중에 상기 MOS 트랜지스터의 상기 드레인 영역과 상기 소스 영역의 한쪽 영역에 하단부가 콘택트하는 비트선 콘택트 프라그 및 상기 MOS 트랜지스터의 상기 드레인 영역과 상기 소스 영역의 다른쪽 영역에 하단부가 콘택트하는 커패시터 콘택트 프라그를 매립 형성하는 단계, 상기 비트선 콘택트 프라그 및 상기 커패시터 콘택트 프라그가 매립된 상기 제1 절연막 상에 하부 전극, 전극간 강유전체막 및 상부 전극을 갖는 강유전체 커패시터를 형성하는 단계, 상기 강유전체 커패시터가 형성된 상기 제1 절연막 상에 제2 절연막을 형성하는 단계, 상기 제2 절연막에 선택적으로 복수의 제2 콘택트 홀을 개구하는 단계, 상기 강유전체 커패시터의 상기 상부 전극과 상기 커패시터 콘택트 프라그의 상단면 사이를 접속하는 커패시터 배선 및 상기 비트선 콘택트 프라그의 상단면에 접속되는 비트선 콘택트 프라그 배선을 상기 복수의 제2 콘택트 홀을 통하여 상기 제2 절연막상에 형성하는 단계, 상기 커패시터 배선 및 비트선 콘택트 프라그 배선을 포함하는 상기 제2 절연막 상에 제3 절연막을 형성하는 단계, 상기 제3 절연막의 상기 비트선 콘택트 프라그 배선 상에 대응하는 부분에 비어 홀을 개구하는 단계, 및 상기 제3 절연막상 및 상기 비어 홀 내부에 비트선 형성용 도전 재료를 퇴적하여 패터닝하는 것에 의해 상기 제3 절연막상에 비트선을 형성하는 단계를 구비한다.
상기 커패시터 콘택트 프라그를 매립 형성하는 단계후에, 상기 강유전체 커패시터를 형성하는 단계전에, 상기 제1 절연막상에 제4 절연막을 퇴적하는 단계;및
상기 강유전체 커패시터를 형성하는 단계후에 상기 커패시터 배선 및 상기 비트선 콘택트 프라그 배선을 형성하는 단계전에, 상기 제4 절연막에 상기 배선의 접속을 위한 제3 콘택트 홀을 개구하는 단계를 더 구비하는 것이 바람직하다.
상기 커패시터 콘택트 프라그를 매립 형성하는 단계후에 상기 강유전체 커패시터를 형성하는 단계전에, 수소계 가스 및 질소계 가스의 적어도 한쪽을 사용하여 신터링하는 단계를 더 구비하는 것이 바람직하다.
상기 강유전체 커패시터를 형성하는 단계는 상기 하부 전극 및 상기 전극간 강유전체막을 퇴적한 후, 상기 전극간 강유전체막상에 제5 절연막을 퇴적하는 단계, 상기 제5 절연막에 선택적으로 개구부를 개구하는 단계, 및 상기 개구부 및 상기 제5 절연막상에 상기 상부 전극 형성용 전극 재료를 퇴적한 후에 상기 제5 절연막 상의 전극 재료를 제거하는 것에 의해 상기 상부 전극을 형성하는 단계를 포함하는 것이 바람직하다.
본 발명의 제6 특징의 반도체 장치의 제조 방법은 패로브스카이트 내지는 층형상 패로브스카이트 구조의 물질로 이루어진 강유전체막을 사용한 정보 기억용 커패시터와 스위치용 트랜지스터를 갖는 메모리 셀 및 적어도 2층상의 다층 배선 구조를 갖는 반도체 장치의 제조시, 상기 커패시터의 형성후에 상기 다층 배선 구조에 있어서의 층간 절연막에 마련된 개구부를 매립하기 위해 Al, AlCu, AlCuSi, WSi2, Cu의 적어도 하나의 재료를 리플로우하는 공정을 사용하는 것을 특징으로 한다.
상기 리플로우하는 공정은 상기 다층 배선 구조에 있어서의 하층 배선과 상층 배선 사이의 비어 홀을 매립할 때 사용되는 것이 바람직하다.
본 발명의 제7 특징의 반도체 장치는 반도체 기판의 표층부에 형성된 불순물 확산 영역으로 이루어진 드레인 영역과 소스 영역을 갖는 MIS 트랜지스터, 상기 MIS 트랜지스터를 포함하는 상기 반도체 기판상에 형성된 제1 절연막, 상기 제1 절연막내에 매립 형성되고 상기 드레인 영역과 소스 영역중 한쪽 영역에 하단부가 콘택트한 비트선 콘택트 프라그, 상기 제1 절연막내에 매립 형성되고 상기 드레인 영역과 소스 영역중 다른쪽 영역에 하단부가 콘택트한 커패시터 콘택트 프라그, 상기 제1 절연막 위쪽에 형성되고 하부 전극, 전극간 강유전체막 및 상부 전극을 갖는 강유전체 커패시터, 상기 강유전체 커패시터와 상기 제1 절연막상에 형성된 제2 절연막, 상기 제2 절연막상에 형성되고 상기 제2 절연막에 선택적으로 개구된 제1 콘택트 홀을 거쳐 상기 강유전체 커패시터의 상기 상부 전극과 커패시터 콘택트 프라그의 상단면 사이를 접속하는 커패시터 배선, 상기 제2 절연막상에 형성되고 상기 제2 절연막에 선택적으로 개구된 제2 콘택트 홀을 거쳐 상기 비트선 콘택트 프라그의 상단면에 접속된 비트선 콘택트 프라그 배선, 상기 커패시터 배선 및 비트선 콘택트 프라그 배선을 포함하는 상기 제2 절연막상에 형성된 제3 절연막, 및 상기 제3 절연막 상에 형성되고 상기 제3 절연막에 선택적으로 개구된 비어 홀을 거쳐 상기 비트선 콘택트 프라그 배선에 접속되는 비트선을 구비한다.
본 발명의 제8 특징의 반도체 장치는 반도체 기판상에 형성된 스위치용 트랜지스터, 상기 제1 트랜지스터가 형성된 반도체 기판상을 덮고 표면이 평탄화된 제1 절연층, 상기 제1 절연층 내에 매립 형성되고 상기 트랜지스터에 접속된 제1 비트선 콘택트 프라그, 상기 제1 절연층의 표면상에 순서대로 형성된 강유전체 커패시터를 구성하는 하부 전극, 전극간 강유전체막 및 상부 전극, 상기 하부 전극, 전극간 강유전체막 및 상부 전극을 덮고 표면이 평탄화된 제2 절연층, 및 상기 제2 절연층에 선택적으로 형성된 제1 비어 홀내를 매립하도록 Al, AlCu, AlCuSi, WSi2, Cu의 그룹에서 선택된 적어도 하나의 재료가 리플로우되어 이루어지고 상기 제1 비트선 콘택트 프라그에 접속된 비트선 또는 제2 비트선 콘택트 프라그를 구비한다.
상기 상부 전극상에 그것에 접속된 상부 전극 인출 배선을 더 구비하며, 상기 상부 전극 인출 배선의 상면측에 선택적으로 W 메탈층, TiN 메탈층, Ti 메탈층 내의 하나가 형성되는 것이 바람직하다.
상기 상부 전극 인출 배선 상에 선택적으로 형성된 W 메탈층, TiN층, Ti층내의 하나는 스퍼터법에 의해 형성되는 것이 바람직하다.
상기 상부 전극 인출 배선이 Al, AlCuSi, AlCu, W, TiN, Ti 내의 적어도 하나의 재료를 포함하는 것이 바람직하다.
상기 제2 절연층과 상기 제3 절연층 사이에 상기 제2 절연층에 선택적으로 형성된 콘택트 홀을 거쳐 상기 상부 전극에 접속된 상부 전극 인출 배선과 상기 상부 전극 인출 배선과 동일 배선층으로 형성된 제1 배선층을 더 구비한다.
본 발명의 제9 특징의 반도체 장치의 제조 방법은 한쌍의 전극간에 적어도 2종이상의 금속 원소를 함유하는 복합 산화물막으로 이루어진 유전체막을 사용한 커패시터를 형성하고 상기 커패시터상에 또 절연성 산화막과 배선층을 퇴적하여 이루어지는는 반도체 장치를 제조할 때, 상기 커패시터의 형성 공정은 제1 전극을 형성하는 제1 전극 형성 공정, 상기 제1 전극상에 상기 유전체막을 형성하는 유전체막 형성 공정, 상기 유전체막상에 제2 전극을 형성하는 제2 전극 형성 공정, 상기 제1 전극 형성 공정과 유전체막 형성 공정 사이, 유전체막 형성 공정과 제2 전극 형성 공정 사이, 제2 전극 형성 공정 후의 어느 것인가에서 0.5×133.322 Pa이상 500×133.322 Pa이하의 감압하에서 승온 속도 10 ℃/초 이상의 급열 처리를 실행하는 공정을 구비한다.
상기 감압하의 급열 처리를 실행하는 단계는 0.5×133.322 Pa이상 500×133.322 Pa이하의 산소 분압하 또는 오존 분압하 및 오존 분압비 1 %이하의 분위기중의 어느 것인가로 실행되는 것이 바람직하다.
본 발명의 반도체 장치의 제조 방법에 의하면, 강유전체 메모리 셀을 형성할 때, 스위칭 트랜지스터의 소스/드레인 영역의 1영역상에 콘택트 프라그층을 매립한 후에 강유전체 커패시터를 형성하고, 커패시터 상부 전극과 콘택트 프라그의 상단부를 배선으로 접속하므로, 강유전체 커패시터 형성후에 있어서의 환원성 분위기중에서의 처리 영향을 회피하고, 또한 강유전체 커패시터를 용이하게 형성할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 의하면, 커패시터 상부 전극(Pt 등)의 미세가공 특히 강유전체 메모리 셀의 패턴의 미세화를 실현할 수 있다.
따라서, 본 발명의 반도체 장치의 제조 방법에 의해 제조된 반도체 장치에 의하면, 커패시터 상부 전극과 콘택트 프라그의 상단부를 접속하기 위한 배선의 신뢰성이 높고, 강유전체 커패시터의 미세화가 가능한 제조를 갖는다.
본 발명의 실시예의 설명에 앞서, 본 발명을 적용하고자 하는 반도체 장치의 일예인 FRAM에 대하여 간단히 설명하여 둔다.
도 1은 1트랜지스터·1커패시터형의 일반적인 강유전체 메모리 셀의 등가회로를 도시하고 있다. 도 1에 있어서, C는 강유전체 커패시터, Q는 전하 전송용 MOS 트랜지스터, WL은 MOS 트랜지스터의 게이트에 접속되어 있는 워드선, BL은 MOS 트랜지스터의 소스/드레인의 일단에 접속되어 있는 비트선, PL은 커패시터의 1전극(플레이트 전극)에 접속되어 있는 플레이트선, VPL은 플레이트선 전압이다.
도 2는 폴디드 비트선(folded bit line) 구성의 강유전체 메모리 셀 어레이의 등가 회로의 일부를 도시하고 있다.
도 2에 있어서, MC는 전극간 절연막(interelectrode insulation film)에 강유전체를 사용한 정보 기억용 강유전체 커패시터 C와 전하 전송용 MOS 트랜지스터(스위칭 트랜지스터)Q가 직렬로 접속되어 이루어지는 단위 셀이고, 이 단위 셀 MC는 행렬 형상으로 배열되어 메모리 셀 어레이(90)를 구성하고 있다.
WLi(i=1,2,3...)는 셀 어레이(90)에 있어서의 동일행의 단위 셀의 트랜지스터 Q의 게이트에 공통으로 접속된 복수줄의 워드선이다.
PLi(i=1,2,3...)는 셀 어레이(90)에 있어서의 동일행의 단위 셀의 커패시터 C의 플레이트 전극에 공통으로 접속된 복수줄의 플레이트선이다.
BLi(i=1,2,3,4...)는 셀 어레이(90)에 있어서의 동일열의 단위 셀의 트랜지스터의 소스/드레인중 하나(예를 들면, 드레인)에 공통으로 접속된 비트선이다.
워드선 선택 회로(81)는 어드레스 신호에 따라 복수줄의 워드선 WLi중 일부를 선택하여 워드선 전압을 공급한다.
커패시터 플레이트선 선택 회로(82)는 어드레스 신호에 따라 복수줄의 플레이트선 PLi중 일부를 선택하고, 이 플레이트선 PLi의 전압을 제어한다.
한편, 도 1의 메모리 셀을 2개 사용한 2트랜지스터·2커패시터형 강유전체 메모리 셀은 예를 들면, 도 3a에 도시한 바와 같이, 제1 트랜지스터 Q1 및 제2 트랜지스터 Q2와 제1 트랜지스터 Q1 및 제2 트랜지스터 Q2에 각각 대응하여 직렬로 접속된 제1 커패시터 C1 및 제2 커패시터 C2로 이루어진다.
그리고, 제1 트랜지스터 Q1 및 제2 트랜지스터 Q2의 각 드레인에 대응하여 제1 비트선 BL1 및 제2 비트선이 접속되어 있고, 각 게이트에 공통으로 워드선 WL이 접속되어 있으며, 제1 커패시터 C1 및 제2 커패시터 C2의 각 플레이트에 공통으로 플레이트선 PL이 접속되어 있다.
상기 워드선 WL 및 플레이트선 PL은 평행으로 마련되어 있고, 워드선용 로우 디코더(도시하지 않음)에 의해 선택된 워드선 WL에 워드선 신호가 공급되고, 플레이트선용 로우 디코더(도시하지 않음)에 의해 선택된 플레이트선 PL에 플레이트선전압 VPL이 공급된다.
또한, 상기 2줄의 비트선 BL1,에는 비트선 전위 센스 증폭용 센스 앰프(도시하지 않음), 기록 회로(도시하지 않음) 및 플리챠지 회로(도시하지 않음)이 접속되어 있다.
다음에, 2트랜지스터·2커패시터 구성의 강유전체 메모리 셀의 데이타 기록 동작 및 데이타 판독 동작의 원리를 도 3a 내지 도 3c, 도 4a 내지 도 4c 및 도 5를 참조하면서 설명한다.
강유전체 메모리 셀에 대한 데이타의 기록, 판독에 즈음하여, 선택된 메모리 셀의 플레이트선 PL의 전위를 예를 들면 0V→5V→0V로 변화시키는 것에 의해, 유전 분극의 방향이 제어된다.
(A) 데이타 기록
데이타의 기록 동작의 초기 상태에서는 플레이트선 PL이 접지 전위 Vss(0V)로 설정되고, 2줄의 비트선 BL1,이 각각 0V로 프리챠지되어 있다.
먼저, 도 3a에 도시한 바와 같이, 2줄의 비트선 BL1,중 한쪽(예를 들면, 제2 비트선)이 예를 들면 5V로 설정되고, 워드선 WL에 5V가 인가된다. 이것에 의해 2개의 트랜지스터 Q1, Q2가 온 상태로 되면, 제2 커패시터 C2의 양단간에는 전위차가 생겨서, 아래쪽 방향의 화살표로 나타낸 분극이 발생하지만, 제1 커패시터 C1에는 분극이 발생하지 않는다.
다음에, 도 3b에 도시한 바와 같이, 플레이트선 PL을 5V로 설정하면, 제1 커패시터 C1의 양단간에 전위차가 생기로, 위쪽 화살표로 나타낸 분극이 발생하지만, 제2 커패시터 C2의 분극은 반전하지 않는다. 이것에 의해, 2개의 커패시터 C1, C2에 도시한 바와 같이 서로 반대 방향의 분극이 발생한 상태로 되고, 이 상태는 데이타 "1" 또는 "0"의 기록 상태에 대응한다.
다음에, 도 3c에 도시한 바와 같이, 플레이트선 PL을 0V로 설정하고, 워드선 WL을 0V로 하여 2개의 트랜지스터 Q1, Q2를 오프 상태로 한다. 이것에 의해, 상기 기록 상태가 유지된다.
(B) 데이타 판독
데이타 판독 동작의 초기 상태에서는 플레이트선 PL이 0V로 설정되고, 2줄의 비트선 BL1,이 각각 0V로 프리챠지된다. 예를 들면, 2개의 커패시터 C1, C2에는 도 4a에 도시한 바와 같이 서로 반대 방향의 분극이 발생한 상태의 데이타가 기록되어 있는 경우를 상정한다.
먼저, 도 4b에 도시한 바와 같이, 플레이트선 PL을 5V로 설정하고, 워드선 WL에 예를 들면 5V를 인가하여 2개의 트랜지스터 Q1, Q2를 온 상태로 하면, 제2 커패시터C2의 양단간에 전위차가 생겨서 그의 분극의 방향이 반전하지만, 제1 커패시터 C1의 분극의 방향은 반전하지 않는다. 이 2개의 커패시터 C1, C2로 부터의 판독 전위는 비트선에 접속된 센스 앰프에 의해 센스 증폭되고, 이 센스 앰프의 출력에 의해 2줄의 비트선 BL1,은 0V, 5V로 설정된다. 즉, 상기 센스 앰프의 출력에 따라 판독 데이타의 "1", "0"가 판별된다.
이어서, 도 4c에 도시한 바와 같이, 플레이트선 PL을 0V로 설정하면, 제2 커패시터 C2의 양단간에 전위치가 생겨서 그의 분극의 방향은 반전하지만, 제1 커패시터 C1의 분극의 방향은 반전하지 않고, 분극 방향은 초기 상태로 되돌아간다.
다음에, 본 발명의 제조 방법을 이와 같은 FRAM에 적용한 실시예를 설명한다.
(제1 실시예)
도 6 내지 도 8은 본 발명의 제1 실시예에 관한 강유전체 메모리 셀 어레이의 제조 공정을 단계적으로 도시한 개략적 평면도이다.
도 9 내지 도 12는 상기 셀 어레이의 제조 공정에 있어서의 단면 구조의 일부를 개략적으로 도시하고 있고, 구체적으로는 도 8중의 A-A선을 다른 액티브 영역 및 셀 커패시터를 포함하는 단면도이다.
먼저, 셀 어레이의 구조에 대하여 설명한다. 도 12는 셀 어레이의 완성형을 도시한 단면도이지만, 상술한 종래예의 비트선전·상부 전극 접속 구조와 비교하여, 스위칭 트랜지스터와 강유전체 커패시터의 상부 전극(19)의 접속 구조 및 상부 전극(19)의 구조가 다르다.
또한, 이 실시예에서는 전하 전송용 1개의 MOS 트랜지스터(스위칭 트랜지스터)와 정보 기억용 1개의 강유전체 커패시터가 직렬 접속된 구성을 단위 셀로 하고, 단위 셀이 행렬 형상으로 배열되어 메모리 셀 어레이를 구성하여 되는 1트랜지스터·1커패시터형 강유전체 메모리 셀을 구비한 FRAM을 예로 취하여 설명한다. 또한, 설명의 간단화를 위해, 각 워드선을 WL, 각 비트선을 BL, 각 플레이트선을 PL로 표시한다.
도 12에 있어서, 1은 제1 도전형(예를 들면, p형)의 반도체 기판(예를 들면, 실리콘 기판)이다. 그의 표층부에는 도 6에 도시한 바와 같이 복수개의 소자영역(액티브 영역) SDG가 각각 워드선 WL 형성 방향으로 직교하는 방향(비트선 BL 형성 방향에 평행한 방향)으로 거의 직선 형상으로 형성됨과 동시에 평면적으로 봐서 행렬 형상의 배치로 형성되어 있다. 각 소자 영역 SDG 사이에는 소자 분리영역(isolation region)용의 산화막(2)이 형성되어 있다.
이 실시예에서 각열의 소자 영역 SDG는 1열마다 소자 영역 SDG의 하나만큼의 길이(1 핏치)씩 위치가 편이하고 있고, 각 소자 영역 SDG는 전체로서 바둑판 형상의 배치(정격자에 대하여 지그제그 형상의 배치)로 형성되어 있다.
상기 각 소자 영역 SDG는 중앙부에서 1단측의 영역이 제1 MOS 트랜지스터를 구성하는 제1 소스S·채널(G)·드레인 D 영역이 직선 형상으로 형성되어 있고, 상기 중앙부에서 타단측의 영역에 제2 MOS 트랜지스터를 구성하는 제2 드레인 D·채널(G)·소스S 영역이 직선 형상으로 형성되어 있으며, 상기 중앙부는 상기 제1, 제2 MOS 트랜지스터에 공통의 드레인 영역 D로 되어 있다.
상기 MOS 트랜지스터의 채널 영역상에 게이트 산화막(3)을 거쳐 게이트 전극 G이 형성되고, 동일행의 복수개의 MOS 트랜지스터의 게이트 전극 G는 연속적으로 이어져서 워드선 WL로서 형성되고, 워드선 WL군은 서로 평행하게 형성되어 있다.
이 경우, 각 워드선 WL(게이트 전극 G)은 예를 들면, P도프·폴리실리콘(4) 및 WSi(텅스텐 실리사이드)(5)의 2층 구조로 되어 있고, 표면 절연막(6) 및 측벽 절연막(sidewall insulation film)(7)에 의해 보호되어 있다.
또한, 상기 표면 절연막(6), 측벽 절연막(7) 상에 층간 절연막(interlayer insulation film)(9) 및 표면 평탄화용 층간 절연막(10)이 형성되어 있고, 이 층간절연막(10)상에 워드선 WL군의 형성 방향과 각각 직교하는 방향으로 비트선 BL군이 형성되어 있다.
이 경우, 층간 절연막(10)에는 소자 영역 SDG의 각 중앙부의 제2 도전형(본 실시예에서는 n형)의 불순물 확산 영역(드레인 영역)D 상에 콘택트 홀이 개구되어 있다. 또한, 상기 층간 절연막(10) 상에서 상기 콘택트 홀에서 조금 어긋난 위치에 배리어 메탈막(11) 및 도전막(12)으로 이루어진 비트선 BL이 형성되어 있다. 비트선 BL은 상기 콘택트 홀내에서 각각 동일열의 복수개의 소자 영역 SDG의 각 드레인 영역 D에 접촉하고 있다.
또한, 도 9 내지 도 12에서는 비트선 BL은 상기 콘택트 홀내에만 실선으로 나타내고, 도시되는 단면의 뒤쪽의 층간 절연막(10) 상에 위치하고 있는 부분에 대해서는 점선으로 나타내고 있다.
또한, 상기 비트선 BL군상에는 표면 평탄화용 층간 절연막(13) 및 캡용 절연막(16)이 형성되어 있고, 캡용 절연막(16)상에는 단위 셀마다 스택 구조의 강유전체 커패시터(하부 전극(17), 강유전체막(18), 상부 전극(19))가 형성되고, 또한 커패시터 보호용 절연막(20) 및 패시베이션막(23)이 형성되어 있다.
이 경우, 동일행의 복수개의 강유전체 캐퍼시터의 각 하부 전극(17)은 대응하는 MOS 트랜지스터를 포함하는 SDG 영역의 중앙부 또는 인접하는 소자 분리 산화막(2)의 위쪽을 덮도록, 또한 상기 워드선 WL군의 형성 방향과 평행한 방향으로(즉, 비트선 BL에 직교하는 방향으로) 연속적으로 형성되고, 커패시터 플레이트선PL로 되어 있다.
또한, 단위 셀마다 강유전체 커패시터의 상부 전극(19)은 대응하는 하부 전극(17) 영역상에 강유전체막(18)을 거쳐 예를 들면, 사각 형상으로 형성되어 있다. 그리고, 강유전체 커패시터의 상부 전극(19)은 대응하는 MOS 트랜지스터의 일단부의 제2 도전형(본예에서는 n형)의 불순물 확산 영역(소스 영역) S에 국소 접속(local interconnection)용 배선(22)을 거쳐 접속되어 있다.
이 경우, 표면 평탄화용 층간 절연막(13), 표면 평탄화용 층간 절연막(10) 및 층간 절연막(9)에는 소자 영역 SDG의 양단부의 소스 영역 S상에 대응하여 콘택트 홀이 각각 개구되어 있고, 이 콘택트 홀내에 도전성의 프라그(커패시터 콘택트 프라그)(15)가 매립되어 있다. 그리고, 상기 캡용 절연막(16)에는 상기 커패시터 콘택트 프라그(15) 상에 대응하여 콘택트 홀이 개구되어 있고, 이 콘택트 홀 내부, 커패시터 보호용 절연막(20) 상 및 상부 전극(19) 상에 국소 접속용 배선(22)으로서 예를 들면, 알루미계 재료의 배선이 형성되어 있다.
또한, 본 실시예에 있어서는 커패시터 콘택트 프라그(15) 및 전극 배선(22)에 대해서도 비트선 BL과 마찬가지로, 각각 그의 하지측에 배리어 메탈막(14, 21)을 갖는 구조로 되어 있다. 또한, 커패시터 콘택트 프라그(15)와 배선(22)에는 각각 다른 재료가 사용된다. 구체적으로, 커패시터 콘택트 프라그(15)의 재료는 고융점 금속(refractory metal)이 바람직하고, 배선(22)의 재료는 알루미늄계 배선 재료, 구리계 배선 재료 또는 도전성 폴리실리콘계 배선 재료가 바람직하다.
그리고, 배선(22)의 커패시터 콘택트 프라그(15)와의 콘택트 영역은 프라그(15)의 상단면보다도 면적이 크고, 프라그(15)의 상단면 및 그의 주변의 층간 절연막(13)에 접촉하고 있다. 이것에 의해, 배선(22)과 프라그(15)의 콘택트 저항의 저하와 프라그(15) 상의 절연막(16)에 콘택트 홀을 개구할 때의 마스크 위치맞춤의 마진 확보를 도모하는 것이 가능하게 된다.
다음에, 상기 셀 어레의 제조 방법에 대하여 도면을 참조하면서 공정순으로 설명한다.
먼저, 도 6, 도 9에 도시한 바와 같이, 통상의 CMOS형 DRAM 셀의 형성 공정과 마찬가지 공정에 의해 실리콘 기판(1) 상에 셀을 구성하는 MOS 트랜지스터의 어레이가 형성된다.
도 6, 도 9에 있어서, 2는 기판 표층부에 선택적으로 형성된 소자 분리 영역용 산화막, D, S는 기판 표층부의 소자 영역에 선택적으로 형성된 기판과는 반대 도전형의 분순물 확산층으로 이루어진 드레인/소스 영역, 3은 기판 표면에 형성된 MOS 트랜지스터용 게이트 산화막, G는 게이트 산화막(3)상에 형성된 MOS 트랜지스터용 게이트 전극(워드선 WL의 일부)이다.
다음에, 게이트 전극 G상을 포함하는 기판상에 층간 절연막(10)이 형성되고, 층간 절연막(10)의 드레인 영역D에 대응하는 부분에 콘택트 홀이 형성된다. 또한, 상기 콘택트 홀의 내부 및 층간 절연막(10) 상에 배리어 메탈막(11) 및 도전막(12)이 순차 형성되고, 이들 도전막(12) 및 배리어 메탈막(11)이 패터닝되어 비트선 BL로 된다.
다음에, 비트선상을 포함하는 기판상에 평탄화용 층간 절연막(예를 들면, BPSG막)(13)이 800 ㎚정도 퇴적된 후, 화학기계적 연마(Chemical MechanicalPolishing)(CMP)에 의해 200 ㎚정도 연마되어 평탄화된다.
다음에, 도 10에 도시한 바와 같이, 리소그래피 공정과 에칭 공정에 의해, 층간 절연막(13) 및 층간 절연막(10)의 소스 영역 S상에 위치하는 부분에 예를 들면, 0.8×0.8 ㎛의 개구 면적의 커패시터 프라그용 콘택트 홀이 선택적으로 형성된다. 이 경우, 층간 절연막(13) 및 층간 절연막(10)의 총 절연막 두께는 1500㎚, 개구부의 어스팩트비는 1.9이다.
또한, 상기 콘택트 홀의 내면에 배리어 메탈막(예를 들면, TiN막)(14)을 20㎚ 퇴적시킨 후, 예를 들면, 메탈 CVD 장치에 의해 텅스텐이 상기 총 절연막 두께 이상의 1700㎚정도 퇴적되고, 콘택트 홀의 내부에 전면적으로 매립된다.
그후, 평탄화용 층간 절연막(13)상의 텅스텐막 및 배리어 메탈막을 에치백에 의해 제거하는 것에 의해, 도 12도에 도시한 바와 같이 커패시터 콘택트 프라그(15)가 얻어진다.
또한, 상기 커패시터 콘택트 프라그(15)를 매립할 때, 콘택트 홀 내벽에 배리어 메탈막(14)을 형성하고 있으므로, 콘택트 프라그(15)에서 소스 영역S용 불순물 확산층으로의 확산을 방지하는 것이 가능하다.
또한, 도 10에 도시한 바와 같이, CMP에 의해 층간 절연막(13)의 표면을 충분히 평탄화한 후, 캡용 절연막(16)이 150 ㎚ 퇴적된다.
다음에, 도 7 및 도 11에 도시한 바와 같이, 캡용 절연막(16)상에 커패시터 하부 전극(17)(커패시터 플레이트선 PL)용 도전막, 커패시터 절연막용 강유전체막(18), 커패시터 상부 전극(19)을 순차 형성하고, 패터닝하여 강유전체커패시터를 형성한 후, 커패시터 보호용 절연막(20)이 형성된다.
이때, 상기 강유전체막(18)으로서 PZT(PbZrxTi1-xO3), PLZT((Pb,La)(Zr,Ti)O3)외에, SBT(SrBi2Ta2O9) 등을 사용할 수 있다. 또한, 커패시터 하부 전극(17)이나 커패시터 상부 전극(19)으로서 Pt등(Pt, Ir, IrOx, IrO2, RuO2또는 그들을 조합시킨 것)을 사용할 수 있다.
다음에, 커패시터 보호용 절연막(20) 및 캡용 절연막(16)의 캐퍼시터 콘택트 프라그(15) 상에 대응하는 부분을 개구함과 동시에, 커패시터 보호용 절연막(20)의 커패시터 상부 전극(19)상에 위치하는 부분이 개구된다. 이 경우, 커패시터 콘택트 프라그(15)의 상단 면적보다 큰 개구부(도 7중, (16a))와 커패시터 상부 전극(19)의 면적보다 작은 개구부(도 7중 (19a))가 형성된다.
그리고, 도 8 및 도 12에 도시한 바와 같이, 캐퍼시터 콘택트 프라그(15)와 커패시터 상부 전극(19)을 접속하기 위한 배선 재료로서, 예를 들면, 배리어 메탈막용 TiN막(21) 및 Si·Cu 성분을 포함하는 Al 배선과 같은 도전막(22)이 커패시터 보호용 절연막(20)을 덮도록 예를 들면, 고주파 스퍼터법, 메탈 CVD법 또는 MOCVD법에 의해 순서대로 퇴적된다. 이들 배선 재료가 패터닝되어 배선(21, 22)이 형성되고, 그위에 패시베이션막(23)이 퇴적된다.
또한, 강유전체막(18)의 형성시, 강유전체 재료의 퇴적후, 강유전체 재료를 결정화하고, 강유전체 특성을 높이기 위해, 통상은 750 ℃정도의 고온 산소 분위기에서 10초간 정도, 고속 열처리(rapid thermal anneal)된다.
또한, 강유전체 재료의 퇴적후의 공정에서, 커패시터 패터닝을 실행할 때에 생기는 강유전체 특성의 저하를 회복시키기 위해, 600 ℃의 고온 산소 분위기에서 30분정도 어닐이 실행된다.
또한, 이들 고온 산소 분위기에서의 처리에 있어서는 배선 형성용 콘택트 홀이 아직 개구되어 있지 않으므로, 상기 캡용 절연막(16)이 상기 커패시터 콘택트 프라그재의 산화를 방지하는 역할을 갖는다. 단, 캡용 절연막(16)으로 커패시터 콘택트 프라그(15)를 덮고 있어도, 고온 산소 분위기에서의 어닐 등에 의해, 커패시터 콘택트 프라그재의 표면의 경도의 부분적 산화는 피할 수 없다.
그래서, 상기 커패시터 콘택트 프라그(15)상에 배선 재료를 퇴적할 때, 그전에 커패시터 콘택트 프라그(15)의 표면 산화막을 에칭하는 공정을 부가하는 것이 좋다. 이것에 의해, 커패시터 콘택트 프라그(15)와 배선 재료의 안정한 접속이 가능하게 된다. 이 때의 에칭은 통상의 메탈 스퍼터의 전극을 바꾸어 역스퍼터로 하는 것이 가능하다.
또한, 일반적으로 MOSFET 활성층과 콘택트 프라그의 콘택트 저항을 낮추기 위해, 수소, 질소의 혼합 가스를 사용한 450 ℃의 신터 처리가 실행되지만, 강유전체를 사용하는 경우는 강유전체 커패시터의 특성을 열화시키는 이유 때문에, 이 신터 처리를 사용하는 것은 종래 불가능하였다.
이것에 대하여, 본 실시예의 제조 방법에서는 강유전체 커패시터의 형성보다도 전에 커패시터 콘택트 프라그(15)를 작성하므로, 통상의 MOS형 LSI와 동일한 신터 공정을 채용할 수 있다. 구체적으로는 수소, 질소 또는 이들의 혼합 가스를 사용한 400∼500 ℃정도의 신터링을 실행하는 것이 가능하게 된다. 이것에 의해, MOSFET의 게이트 스레쉬홀드값 Vth, 기판 전위 등 각각의 디바이스 파라미터의 변동을 줄일 수 있는 이점이 생긴다.
또한, 커패시터 콘택트 프라그(15)의 재료로서는 배선과 같은 재료가 아니고, 내산화성, 내열성, 저콘택트 저항성을 갖고, 고어스팩트비의 콘택트 홀로의 매립이 가능한 재료의 사용이 바람직하고, 예를 들면, 텅스텐, 몰리브덴, 티탄, 팔라듐 등의 고융점 금속의 사용이 바람직하다.
이것은 상기 커패시터 콘택트 프라그(15)로서 폴리실리콘재나 알루미계재 등의 산화되기 쉬운 재료를 사용한 경우에는 커패시터 콘택트 프라그(15)를 매립 형성한 후에 강유전체 커패시터를 작성할 때에, 산소 분위기에서의 고온 열처리가 커패시터 콘택트 프라그(15)에도 실시되어, 커패시터 콘택트 프라그(15)가 산화되어, 그의 기생 저항이 증가하기 때문이다.
또한, 본 실시예에서는 AlSiCu 배선 재료와 텅스텐 콘택트 프라그재와의 인터레이어로서 TiN을 사용하였지만, Ti/TiN의 적층막을 사용하여도 좋다. 또한, 배선 재료로서는 ALSiCu 배선에 한정되지 않고, 알루미계, 구리계의 배선 재료나 도전성 폴리실리콘계 배선 재료를 사용하는 것이 가능하다.
또한, 본 실시예에서는 커패시터용 콘택트 프라그와 배선 재료의 접촉 저항을 적게 하기 위해, 그들의 콘택트면에서 배선이 커패시터용 콘택트 프라그의 상단면의 면적보다 큰 배선 면적을 갖는 접속 구조를 채용하고 있다.
즉, 본 실시예에서는 커패시터용 콘택트 프라그상의 배선(AlSiCu/TiN)은 콘택트 프라그(W)의 상단면과 주변의 층간 절연막(13)의 양쪽에 접촉하는 구조를 채용하고 있다.
다음에, 제1 실시예의 변형예로서, PZT 재료 또는 SBT 재료를 사용한 강유전체 커패시터의 상부 전극 재료에 Pt 또는 그밖의 전극 재료(Ir, Ir 산화물, Ru 산화물 등)을 사용하고, 이것을 0.1 미크론 레벨까지 미세하게 가공하는 방법에 대하여, 도 13a 내지 도 13f를 참조하면서 설명한다. 또한, 이 가공 방법은 강유전체 커패시터용 전극이외의 형성에도 적용가능하다.
먼저, 도 13a에 도시한 바와 같이, 캡용 절연막(16)상에 강유전체 커패시터의 하부 전극막(17a), 강유전체 박막(18a)이 순차 형성된다. 이 경우, 하부 전극막(17a)로서 Pt를 175㎚, 강유전체 박막(18a)로서 PZT막이 300㎚퇴적된다.
다음에, 도 13b에 도시한 바와 같이, 강유전체막(18a)상에 300㎚의 TEOS(tetraethylorthosilicate)산화막(20a)가 퇴적된다.
다음에, 도 13c에 도시한 바와 같이, PEP(photo engraving process)를 사용하여, TEOS 산화막(20a)에 소망 상부 전극 면적에 대응하는 개구부가 선택적으로 형성된다.
다음에, 도 13d에 도시한 바와 같이, 상부 전극 형성용 Pt막(19a)이 TEOS 산화막(20a)의 막두께 이상으로 퇴적된다.
다음에, 도 13e에 도시한 바와 같이, 에치백 또는 CMP에 의해 TEOS 산화막(20a) 상의 Pt막(19a)이 제거된다. 그리고, 통상의 포토·리소그래피 기술을 사용하여, 띠형상의 레지스트 패턴이 형성되고, 이 레지스트 패턴을 마스크로하는 이방성 에칭에 의해, TEOS 산화막(20a)/강유전체 박막(18a)/하부 전극막(17a)가 순차 패터닝된다.
이것에 의해, 소망 띠형상의 강유전체 박막(18) 및 하부 전극(17)이 얻어진다. 이 때, 동일 마스크 패턴을 사용하여 TEOS 산화막(20a), 강유전체 박막(18a) 및 하부 전극막(17a)을 순차 에칭 가공하는 것에 의해, 자기정합에 의해 TEOS 산화막(20a)와 강유전체 박막(18a)과 하부 전극막(17a)은 거의 같은 평면 형상으로 형성된다.
다음에, 도 13f에 도시한 바와 같이, TEOS 산화막(20a), 상부 전극(19), 강유전체 박막(18), 하부 전극(17)의 표면을 덮도록 커패시터 보호용 절연막(20)이 형성된다. 이 절연막(20)은 강유전체 박막(18), 하부 전극(17)의 패턴 에지에 있어서의 이방성 에칭에 의한 가공 데미지를 완화함과 동시에, 강유전체 박막(18)의 전기적 절연 내압의 저하 등을 억제한다. 커패시터 보호용 절연막(20)으로서는 예를 들면, 플라즈마 CVD 법에 의한 TEOS의 분해에 의해 얻어지는 SiO2막, 또는 열산화법에 의한 SiO2막이 사용된다.
이어서, 커패시터 보호용 절연막(20)의 상부 전극(19) 상에 대응하는 부분에 상부 전극(19)의 면적보다 적은 개구부를 마련한 후, 배선(22) 및 패시베이션막(23)이 형성된다.
상술한 바와 같이, 본 실시예의 제조 방법에 있어서는 강유전체 메모리 셀을 형성할 때, 스위칭 트랜지스터의 소스/드레인 영역의 1영역상에 콘택트 프라그층을매립한후에 강유전체 커패시터를 형성하고, 커패시터 상부 전극과 콘택트 프라그의 상단부를 접속하기 위한 배선을 예를 들면 스퍼터법에 의해 형성하는 것이 가능하게 된다.
이것에 의해, 강유전체 메모리 셀의 형성후에 있어서의 메탈 CVD 장치나 MOCVD 장치를 사용한 환원성 분위기중에서의 배선막 퇴적 공정을 피할 수 있고, 커패시터의 잔류 분극량(remnant polarization) 등의 전기적 특성의 열화를 방지할 수 있다.
또한, 커패시터 상부 전극(19)을 절연막(20a)의 개구부에 매립하는 구조로 하였으므로, 커패시터 상부 전극(19)의 면적이 축소되고, 단위 셀의 면적의 축소화가 가능하게 되어, FRAM의 고집적화가 가능하게 된다.
또한, 본 실시예에서는 커패시터 콘택트 프라그를 1회의 공정으로 형성하였지만, 커패시터 콘택트 프라그를 2단계로 나누어 형성하여도 좋고, 이와 같은 변형예의 제조 방법의 단면도를 도 14, 도 15에 도시한다. 이 방법에서는 비트선 BL(11, 12)의 형성과 동시에 제1 커패시터 콘택트 프라그(11a, 12a)를 형성하여 두고, 그위에 형성되는 절연층(13)에 상기 제1 커패시터 콘택트 프라그(11a, 12a)의 상단면에 접속하도록 제2 커패시터 콘택트 프라그(14, 15)가 형성된다.
이와 같은 구조를 채용하는 것에 의해, 콘택트 프라그층을 매립할 때에 있어서의 각 콘택트 홀의 어스팩트비를 저하시킬 수 있으므로, 콘택트 홀내로의 매립을 용이하게 실행하는 것이 가능하게 된다.
또한, 제1 실시예에 있어서, 상기 비트선 BL(11, 12)의 콘택트 프라그부 및커패시터 콘택트 프라그(14, 15)(제1 커패시터 콘택트 프라그(11a, 12a), 제2 커패시터 콘택트 프라그(14, 15)로 이루어진 경우도 포함함)을 도 14, 도 15에 도시한 바와 같이, 각각 상부의 개구폭이 저부의 개구폭보다도 넓은 역 테이퍼형상의 측면을 갖도록 형성하여도 좋다.
이것에 의해, 셀 사이즈의 축소화에 따라 워드선 간격이 좁게 되어도, 워드선과 콘택트 프라그 하부의 간격을 소망대로 확보함과 동시에 콘택트 홀의 개구 면적(배선과의 콘택트 면적)을 소망대로 확보하는 것이 용이하게 되어, 프로세스 마진이 증대한다고 하는 이점이 얻어진다.
(제2 실시예)
도 16, 도 17은 본 발명의 제2 실시예에 관한 FRAM 셀 및 그것에 혼재되는 다른 소자의 제조 방법을 공정순으로 설명하기 위한FRAM의 개략적 단면도이다. 도 18은 본 실시예의 FRAM 셀 어레이의 일부 의 개략적 평면도이다. 제1 실시예와 동일 부분에는 동일 부호를 붙이고 있다.
본 실시예의 제조 방법은 2층 배선 구조에 있어서의 제2층 배선(비트선 또는 다른 배선)을 제1층 배선에 접속하기 위해 Ai, AlCu, AlCuSi, WSi2, Cu의 적어도 하나의 재료(본 예에서는 알루미늄)를 리플로우하고, 비어 홀을 매우고 있는 것에 특징이 있다.
도 16, 도 17에 있어서, 반도체 기판(1)상에는 메모리 셀의 스위치용 MOS 트랜지스터(31) 및 메모리 셀 이외의 혼재 디바이스용 다른 MOS 트랜지스터(32)가 형성되어 있다.
상기 각 트랜지스터상을 덮고, 표면이 평탄화된(즉, 하지 단차를 평탄화한) 제1 절연층(10)내에는 스위치용 트랜지스터(31)의 드레인 영역 D, 소스 영역 S에 접속된 비트선 콘택트 프라그(33) 및 커패시터 콘택트 프라그(34), 혼재 디바이스용 다른 MOS 트랜지스터(32)의 게이트에 접속된 콘택트 프라그(35)가 매립 형성되어 있다.
상기 제1 절연층(10)의 표면상에 순서대로 형성되어 있는 하부 전극(17), 강유전체막(18) 및 상부 전극(19)을 포함하는 기판을 덮는 제2 절연층(13)에는 비트선 콘택트 프라그(33), 커패시터 콘택트 프라그(34), 혼재 디바이스용 콘택트 프라그(35) 및 상부 전극(19)의 위쪽에 각각 대응하여 선택적으로 홀이 형성되어 있다. 그리고, 상기 홀을 거쳐 상기 비트선 콘택트 프라그(33)에 접속된 비트선 매립 프라그 접속 배선(비트선 접속용 콘택트 패턴)(36), 커패시터 콘택트 프라그(34) 및 상부 전극(19)에 접속된 상부 전극 인출 배선(커패시터 배선)(22), 혼재 디바이스용 콘택트 프라그(35)에 접속된 제1층 배선(37)이 형성되어 있다.
또한, 상기 전극 인출 배선(22) 및 비트선 매립 프라그 접속 배선(36)은 Al, AlCuSi, AlCu, W, TiN, Ti의 적어도 하나의 재료를 갖는 것이고, 제1층 배선(37)과 동일 배선층으로 형성되어 있다. 또한, 상부 전극 인출 배선(22), 비트선 매립 프라그 접속 배선(36) 및 제1층 배선(37) 상면측에는 선택적으로 W 메탈, TiN 메탈, Ti 메탈중 어느 것으로 이루어진 메탈층(11`)이 형성되어 있고, 이들은 강유전체막(18)에 데미지를 주지 않는 스퍼터법에 의해 형성된다.
상기 각 배선을 포함하는 기판 상면을 덮고, 표면이 평탄화된 제3 절연층(30)에는 비트선 매립 프라그 접속 배선(36) 및 제1층 배선(37)의 위쪽에 대응하여 선택적으로 비어홀이 형성되어 있다. 그리고, 이 비어 홀내를 매우도록 Al, AlCu, AlCuSi, WSi2, Cu의 적어도 하나의 재료(본예에서는 알루미늄)이 리플로우되어 있고, 비어홀부를 거쳐 상기 비트선 매립 프라그 접속 배선(36)에 접속된 비트선 BL 및 비어 홀부를 거쳐 제1층 배선(37)에 접속된 제2층 배선(38)이 형성되어 있다. 또한, 패시베이션막(39)이 형성되고, 후에 패드를 형성하는 부분에 홀이 개구되어 있다.
Al 리플로우시, 하지 배선이 Al계인 경우에는 스퍼터 퇴적시의 온도에 의해 Al계 배선의 용융, 보이드의 발생이 생길 우려가 있다. 이 때문에, 비어 메탈과 직접 접촉하는 하지로서는 W 메탈, TiN 메탈, Ti 메탈층중 어느 것을 스퍼터에 의해 퇴적한 후, 다층 배선의 비어부로 되는 영영의 바로 아래에 선택적으로 상기 메탈층(11`)을 형성하고, 용융 보이드 방지막으로서 사용한다.
다음에, 도 16 내지 도 18을 참조하면서 공정순으로 상세히 설명한다.
먼저, 도 16에 도시한 바와 같이, 통상의 CMOS형 DRAM 셀의 형성 공정과 마찬가지 공정에 의해, 실리콘 기판(1) 상에 메모리 셀 트랜지스터(31) 및 다른 디바이스용 트랜지스터(32)가 형성된다.
여기서, 2는 기판 표층부에 선택적으로 형성된 소자 분리 영역, D, S는 기판 표층부의 소자 형성 영역에 선택적으로 형성된 기판과는 역도전형의 불순물 확산층으로 이루어진 드레인/소스 영역, 3은 기판 표면에 형성된 MOS 트랜지스터용 게이트 산화막, G는 게이트 산화막(3)상에 형성된 MOS 트랜지스터용 게이트 전극(워드선 WL의 일부)이다.
또한, 소자 분리 영역(2)은 LOCOS막(Local oxidation of silicon), STI(Shallow Trench Isolation)등, 임의의 구조를 채용하여도 좋다.
다음에, 게이트 전극 G를 포함하는 기판상에 평탄화용 제1 층간 절연막(예를 들면, BPSG막)(10)을 퇴적한 후, CMP에 의해 표면이 평탄화된다.
다음에, 제1 층간 절연막(10)에 선택적으로 콘택트 홀이 형성된다. 구체적으로, 드레인 영역 D상에 대응하는 부분에 비트선 콘택트 홀, 소스 영역 S상에 대응하는 부분에 커패시터 프라그용 콘택트 홀 및 그밖의 배선용 콘택트 홀이 형성된다.
또한, 스퍼터법을 사용하여 배리어 메탈막(Ti, TiN)(11)을 상기 콘택트 홀의 내부 및 제1 층간 절연막(10)상에 증착한 후, CVD법을 사용하여 W막을 퇴적하고, 상기 콘택트 홀의 내부에 콘택트 프라그(33), (34) 및 (35)가 형성된다. 그후, 에치백 또는 CMP를 실행하고, 제1 층간 절연막(10)의 표면이 노출된다. 또한, 여기서 제1 실시예와 마찬가지로, 각 콘택트 프라그를 역테이퍼형상으로 형성하면, 프로세스 마진을 증대시킬 수 있다.
이어서, 도 17에 도시한 바와 같이, 상기 각 콘택트 프라그를 포함하는 제1 층간 절연막(10)상에 커패시터 하부 전극(17)(커패시터 플레이트선 PL)용 도전막으로서, Pt/Ti/TiN이 스퍼터된다. 또한, 커패시터 절연막용 강유전체막(18)으로서PZT막이 형성된다. 또한, 커패시터 상부 전극(19)으로서 Pt가 형성된다. 그리고, RIE를 사용하여, 상기 커패시터 상부 전극(19), 강유전체막(18) 및 하부 전극(17)의 순으로 패터닝 가공을 실행하고, 강유전체 커패시터가 형성된다. 이 때, 강유전체막(18)에 데미지가 들어간 경우는 500 ℃∼600 ℃정도의 산소 분위기에서의 열처리에 의해 회복시킬 수 있다.
다음에, 플라즈마 CVD에 의해 제2 층간 절연막(커패시터 보호막)(13)이 형성되고, 화학 드라이 에칭(CDE) 및 RIE를 사용하여 상기 각 콘택트 프라그(33, 34, 35) 및 상부 전극(19)의 접속용 콘택트 홀이 형성된다.
그리고, 스퍼터법을 사용하여 Al, W를 순서대로 퇴적하고, 커패시터 콘택트 프라그(34)와 커패시터 상부 전극(19)의 접속을 실행하기 위한 커패시터 배선(22)이 형성됨과 동시에 비트선 접속용 콘택트 패턴(36) 및 메모리 셀이외의 혼재 디바이스용 제1층 배선(37)이 형성된다.
또한, 제3 층간 절연막(30)이 형성되고, 그의 표면을 CMP에 의해 평탄화한 후, 상기 비트선 접속용 콘택트 패턴(36)과의 접속을 실행하기 위한 비어 홀 및 메모리 셀 이외의 혼재 디바이스의 제1층 배선(37)과의 접속을 실행하기 위한 비어 홀이 형성된다. 이어서, Ar 분위기에서 기판 온도 400∼470℃로 한 고주파 마그네트론 스퍼터법(Al을 고온에서 용해하여 영동적(泳動的)으로 비어 홀을 매립하는 Al 리플로우법)에 의해 상기 비어 홀내를 매립하도록 제2 배선층이 퇴적된다. 그후, 제2 배선층이 패터닝되고, 비트선 BL 및 혼재 디바이스용 제2층 배선(38)이 형성된다.
이것에 의해, 비트선 BL은 비어 홀부, 비트선 접속용 콘택트 패턴(36) 및 비트선 콘택트 프라그(33)를 거쳐 메모리 셀의 스위치용 MOS 트랜지스터(31)의 드레인 영역 D에 접속되는 것에 의해, 혼재 디바이스용 제2층 배선(38)은 제1층 배선(37)을 거쳐 혼재 디바이스용 MOS 트랜지스터(32)에 접속된다.
또한, 제2층 배선(38)은 Al 리플로우로 퇴적된 막을 그대로 사용하여 패터닝하여도 좋지만, 비어부 이외의 Al계 메탈을 CMP로 제거, 평탄화하고, 다시 제2층 배선(38)으로 되는 메탈을 퇴적하고, 패터닝하여도 좋다.
그후, 2층 배선 구조의 반도체 집적 회로의 경우는 도프 패시베이션막(39)이 퇴적되고, 패드부가 개구된다. 3층, 4층 배선이상의 배선 구조의 반도체 집적 회로의 경우는 층간 절연막(30)을 형성한 후에, Al 리플로우법에 의한 배선층을 퇴적하고, 패터닝을 실행하는 공정을 필요 횟수 반복하고, 그후에 도프 패시베이션막(39)을 퇴적하고, 패드부를 개구하면 좋다.
또한, 본 실시예에 있어서는 제1층 배선(37)을 형성하였을 때의 제1 배선층의 일부를 패드부로서 사용하여도 좋다.
또한, 도 17에는 제3 층간 절연막(30)에 있어서의 비트선 콘택트 프라그(33) 위쪽에 대응하여 선택적으로 홀을 개구하고, 비트선을 비트선 접속용 콘택트 패턴(36)과 콘택트시킨 경우를 나타내었지만, 비트선 접속용 콘택트 패턴(36)을 제1 절연층(10)상에서 적의 돌리는 것에 의해, 비트선 콘택트 프라그(33)의 위쪽과는 다른 위치에서 비트선을 콘택트시키는 것도 가능하다. 이 구성은 프로세스 마진을 증대시킬 수 있고, 특히 셀 어레이의 설계 자유도를 향상시킴으로써 유리하다. 모두 마찬가지로, 메모리 셀이외의 혼재 디바이스의 제1층 배선에 대해서도 제1 절연층상에서 돌리는 것이 가능하다.
또한, 도 12에 도시한 바와 같은 강유전체 커패시터에서 아래쪽으로 비트선 BL을 배치한 구조(FCOB; Ferro Capacitor On Bit-line)을 갖는 셀 어레이는 메모리 셀부의 설계 자유도가 향상하지만, 비트선상에 형성되는 층간 절연막(13)분만큼 절연막 두께가 증대하게 되어, 메모리이외의 혼재 디바이스에 있어서는 불리한 구조를 강화시키게 된다.
이것에 대하여, 도 17에 도시한 바와 같이 강유전체 커패시터의 상층측에 비트선 BL을 배치한 구조로 하고, 비트선 BL을 제2 배선층에서 형성한 경우에는 메모리 셀부의 설계 자유도가 대폭적으로 증대하고, 이것에 의해 셀 면적의 축소화가 가능하게 된다.
다음에, 도 18에 도시한 평면 패턴을 참조하여 설명한다.
도 18에 도시한 구조는 비트선 BL이 워드선 WL의 위쪽에서 워드선 WL에 직교하는 방향으로 일정폭으로 형성되어 있고, 상술한 도 6 내지 도 8의 구조와 비교하여, 비트선 BL의 배치, 폭, 콘택트부 등이 다른다. 그러나, 그밖의 것은 같으므로, 도 6 내지 도 8과 동일 부분에는 동일 부호를 붙여서 그의 상세한 설명을 생략한다.
도 18에 있어서, (41)은 비트선 BL이 그의 하층부의 비트선 접속용 콘택트 패턴(도 17중의 (36))에 접속되어 있는 콘택트부, (42)는 단위 셀마다 형성된 스택 구조의 커패시터의 상부 전극(도 17중의 (19)) 및 커패시터 콘택트 프라그(도 17중의 (34))에 대하여 워드선 WL과 비트선 BL 사이의 중간층에 형성된 국소 접속용 배선(도 17중의 (22))이 접속되어 있는 콘택트부이고, PL은 커패시터 패턴의 하부 전극(도 17중의 (17))이 연속되도록 형성된 커패시터 플레이트선이다.
즉, 도 16, 도 17에 도시한 바와 같은 강유전체 커패시터의 상층측에 비트선을 배치한 구조를 채용하면, 도 18에 도시한 바와 같이 셀 어레이를 형성하는 것이 가능하게 되고, 상기 FCOB 구조에 비하여 비트선 BL의 폭을 넓힐 수 있고, 비트선 저항을 낮출 수 있으므로, 메모리 동작상, 매우 유리하게 된다.
따라서, FRAM 메모리와 다른 LSI를 혼재하는 경우에는 비트선 BL을 강유전체 커패시터에서 아래쪽 또는 제1층에 배선하는 FCOB 구조보다도 제2배선층보다 위에 형성하는 쪽이 유리하다.
또한, 본 발명과의 비교를 위해, 본 발명의 제2 실시예에 있어서의 Al 리플로우에 의한 비어 매립 대신에, Ti(스퍼터)/TiN(스퍼터)/W(CVD)에 의한 비어 매립을 사용한 경우(비교예)에 대하여, 프로세스의 다름에 의한 강유전체 커패시터의 강유전체막의 분극량에 미치는 영향을 조사하였다.
결과로서, 제2 실시예에 의해 얻어진 강유전체 커패시터의 강유전체막의 분극량이 30 μC/㎠인 것에 대하여, 비교예에서는 분극량이 대략 3 μC/㎠로 급격히 열화하였다.
FRAM 디바이스에 있어서는 강유전체의 분극량은 센스 마진에 직접 유효하고, 그값이 큰 쪽이 신뢰성 향상으로 이어지므로, 제2 실시예의 우위성은 명확하다.
(제3 실시예)
도 19는 본 발명의 제3 실시예에 관한 FRAM 셀의 단면 구조의 일부(SDG 영역 및 셀 커패시터를 포함함)을 도시한 FRAM의 개략적인 단면도이다.
도 19에 도시한 FRAM 셀의 구조는 상술한 도 17의 FRAM셀의 구조와 기본적으로는 거의 마찬가지이지만, 제1 층간 절연막(10)상에 제1 SiO2막(51)을 거쳐 강유전체 커패시터가 형성되어 있는 점, 강유전체 커패시터상에 제2 SiO2막(52)이 형성되어 있는 점이 다르다.
도 19에 도시한 FRAM 셀의 제조 공정은 도 16, 도 17을 참조하여 상술한 제조 공정과 비교하여, (1) 에치백에 의해 제1 층간 절연막(10)의 표면을 노출시킨 후에, 스퍼터법에 의해 전면에 제1 SiO2막(51)을 퇴적시키는 공정이 추가되어 있는 점, (2) 강유전체 커패시터를 형성한 후에, 스퍼터법에의해 전면에 제2 SiO2막(52)을 100㎚정도 퇴적시키는 공정이 추가되어 있는 점, (3) 제2 SiO2막(52)상에 제2 층간 절연막(13)을 퇴적하고, 그것에 선택적으로 홀을 개구할 때에 하층의 제2 SiO2막(52) 또는 제2 SiO2막(52)/제1 SiO2(51)에도 홀을 개구하는 점이 다르다.
상술한 바와 같이 스퍼터법에 의해 형성된 SiO2막(51, 52)는 수소기를 포함하지 않고, 또한 수소기를 통과하기 어렵다. 즉, 그후의 공정에서 가령 수소기가 강유전체 커패시터 부근까지 도달하여도 직접 강유전체 커패시터에는 도달하지 않으므로, 강유전체 특성(분극량)의 열화를 최소한으로 억제할 수 있다.
(제4 실시예)
도 20은 본 발명의 제4 실시예에 관한 반도체 장치의 단면도이다. 본 실시예는 FRAM 셀 어레이와 논리 회로 등이 혼재된 반도체 장치에 적합한 제조 방법을 제공한다.
본 실시예의 제조 방법은 2층 배선 구조에 있어서의 제1층 배선에서 반도체 기판 또는 트랜지스터의 게이트 전극으로의 콘택트 프라그가 2번 나누어서 형성되어 있는 점에 특징을 갖는다. 즉, 본 실시예의 콘택트 프라그는 먼저, FRAM 셀의 강유전체 커패시터가 형성되기 전에 하층 부분이 형성되고, 다음에 강유전체 커패시터가 형성된 후에 나머지 상층 부분이 형성된다.
이와 같은 콘택트 프라그의 형성 방법을 채용하는 것에 의해, 콘택트 홀의 개구 지름에 대한 깊이의 비(어스팩트비)를 적게 할 수 있고, 콘택트 홀의 가공과 매립이 용이하게 된다. 이 이점은 가공상 매우 엄밀한 룰을 사용하여 패턴 배치를 실행하고 있는 로직 제품과 혼재를 실행하는 경우에 유리하게 된다.
본 실시예의 전반의 프로세스는 제2 실시예에서 설명한 도 16과 같다. 즉, 반도체 기판(1)상에는 메모리 셀의 스위치용 MOS 트랜지스터(31) 및 메모리 셀이외의 혼재 디바이스용 다른 MOS 트랜지스터(32)가 형성되어 있다.
이들 트랜지스터를 덮고, 평탄화된 제1 절연막(10)내에는 스위치용 트랜지스터(31)의 드레인·소스 영역에 접속된 제1 비트선 콘택트 프라그(33) 및 제1 커패시터 콘택트 프라그(34), 혼재 디바이스용 다른 트랜지스터(32)의 소스 또는 드레인 영역 또는 게이트 전극에 접속되는 제1 콘택트 프라그(35)가 매립 형성되어 있다.
또한, 제1 층간 절연막(10)의 표면에는 도 20에 도시한 바와 같이, 얇은 실리콘 질화막층(121)과 얇은 실리콘 산화막층(122)이 형성되고, 또 그위에 하부 전극(17), 강유전체막(18) 및 상부 전극(19)이 순서대로 형성되어 강유전체 커패시터를 형성하고 있다. 이 커패시터는 표면이 평탄화된 제2 층간 절연막(13)으로 덮여져 있고, 또 제2 층간 절연막(13) 내부에는 제2 비트선 콘택트 프라그(133), 제2 커패시터 콘택트 프라그(134) 및 혼재 디바이스용 다른 트랜지스터(32)에 접속된 제2 콘택트 프라그(135)가 매립 형성되어 있다. 또한 제2 층간 절연막(13)의 표면에는 상부 전극 인출 배선, 비트선 매립 프라그 접속 배선 및 혼재 디바이스용 제1층 배선(22, 36, 37)이 형성되어 있다.
이 제1 배선층을 덮도록 제2 층간 절연막(13)상에 형성되고, 표면이 평탄화된 제3 층간 절연막(30)에는 비트선 매립 프라그 접속 배선(36) 및 제1층 배선(37) 바로 위에 비어 홀이 형성되어 있다. 이 비어 홀은 Al, AlCu, AlSiCu, WSi, Cu중 적어도 하나의 재료에 의해 매립되어 있다. 또한 제3 층간 절연막(30)의 표면에는 제2 배선층(38), BL이 형성되고, 그위에는 패시베이션막(39)이 형성되어 있다.
다음에, 본 실시예의 제조 방법을 공정순으로 설명한다. 상술한 바와 같이, 프로세스 전반은 제2 실시예(도 16)과 같다. 먼저, 통상의 CMOS형 DRAM과 마찬가지로, 실리콘 기판(1)상에 메모리 셀 트랜지스터(31) 및 다른 디바이스용 트랜지스터(32)가 형성된다. 즉, 트랜지스터의 게이트 및 확산층 영역이 형성되고, 제1 층간 절연막(10) 및 콘택트 홀이 형성된다. 이어서, 이 콘택트 홀에 콘택트 프라그가 매립된다. 상술한 바와 같이, 본 실시예에서는 제1 배선층에서 기판면으로의콘택트 프라그가 2번 나누어서 형성되지만, 도 16에 도시된 단계까지에서 제1 단계(하층 부분)의 콘택트 프라그가 완성한다.
다음에, 도 20에 도시한 바와 같이, LPCVD법에 의해 제1 층간 절연막(10) 상에 얇은 실리콘 질화막층(121)이 형성된다. 이 실리콘 질화막(121)은 후에 강유전체 커패시터의 형성 공정에서 실행되는 산소 분위기중에서의 어닐에 의한 콘택트 프라그 재료(예를 들면, W)의 산화를 방지함과 동시에, 어닐에의한 트랜지스터의 특성 변동을 방지하는 역할이 있다. 이어서, 실리콘 질화막층(121)상에 LPCVD법, 플라즈마 CVD법 또는 상압 CVD법에 의해 얇은 실리콘 산화막층(122)이 형성된다.
다음에, 실리콘 산화막층(122)상에 커패시터 하부 전극(17)용 도전막으로서 TiN, Ti, Pt가 순서대로 스퍼터된다. 그위에 커패시터 절연막용 강유전체막(18)으로서 PZT막이 형성된다. 또 그위에 커패시터 상부 전극(19)으로서 Pt가 스퍼터된다. 이어서, RIE에 의해 상부 전극(19), 커패시터 절연막(18), 하부 전극(17)의 순으로 패터닝되고, 강유전체 커패시터가 형성된다. 이 때, 강유전체막(18)에 데미지가 들어가 본래의 특성으로 변하여 버린 경우에는 500℃ 정도의 산소 분위기중에서의 어닐로 회복시키는 것이 가능하다.
다음에 플라즈마 CVD에 의해 제2 층간 절연막이 형성되고, CMP 등에 의해 그의 표면이 평탄화된다. 이어서, 콘택트 프라그(33, 34, 35)와 후에 형성되는 제1 배선층과의 접속을 실행하기 위한 콘택트 홀이 형성된다. 이 때, 커패시터 하부 전극(17)과 배선층의 접속을 실행하기 위한 콘택트 홀(도시하지 않음)도 동시에 형성된다.
다음에, 스퍼터법에 의해 배리어층으로서 TiN막(111)을 전면에 형성한 후, 상기 콘택트 홀을 매립하도록, 스퍼터법에의해 Al을 퇴적하고, 400℃정도의 온도에서 리플로우된다. 이어서, CMP 또는 에치백법에 의해 콘택트 홀 내부이외의 TiN막, Al이 제거된다. 여기까지에서, 콘택트 프라그의 하층 부분과 상층 부분 양쪽이 형성되고, 본 실시예의 특징적인 구조가 나타난다. 다음에, 커패시터 상부 전극(19) 상에 RIE에 의해 콘택트 홀이 형성된다. 이 콘택트 홀도 상술한 콘택트 홀과 동시에 형성하고, Al등에 의해 매립하는 것도 가능하지만, 본 실시예에서는 동시 형성을 실행하지 않고, 먼저 콘택트 홀 형성후에 따로 형성하고 있다. 그 이유는 상부 전극(19)으로의 콘택트 홀의 어스팩트비는 다른 콘택트 홀의 그것에 비하여 적으므로, 매립 필요성이 적은 것, 어스팩트비가 크게 다른 콘택트 홀에서는 매립 조건이 크게 다르므로 동시 매립이 곤란하다고 예상되는 것, 또 매립시에 데미지가 강유전체 커패시터에 미치는 것을 극력 억제하고 싶은 것 등이다.
다음에, Ti, TiN, AlCu, TiN을 순서대로 스퍼터법에 의해 전면에 퇴적시키고, 제1배선층이 형성된다. 이것을 RIE에 의해 가공하는 것에의해, 커패시터 콘택트 프라그(134)와 상부 전극(19)을 접속하는 커패시터 배선(22)과 비트선 매립 프라그 접속배선(36), 혼재 디바이스용 제1층 배선(37)이 형성된다. 여기서, 제1배선층의 최상층 TiN은 리소그래피를 위한 레지스트 패턴 형성시에 Al로 부터의 광의 반사를 방지하는 반사 방지막으로서 기능한다.
이어서, 제3 층간 절연막(30)을 형성하고, 그의 표면을 CMP에 의해 평탄화한 후, 상술한 제1배선층과 후술하는 제2배선층을 접속하기 위한 비어 홀이 개구된다.또한, 제2 층간 절연막(13)에 형성한 콘택트 홀의 경우와 마찬가지의 Al 리플로우 기술 등을 사용하여, 이 비어 홀을 Al로 매립한 후, Ti, TiN, Al을 순서대로 스퍼터하고, 제2배선층이 형성된다. 이 제2배선층이 RIE에 의해 가공되어, 제2층 배선(38), 비트선 BL 등이 형성된다.
그후, 2층 배선 구조의 디바이스인 경우에는 도프 패시베이션막(39)이 퇴적되고, 선택적으로 패드부가 개구된다. 보다 다층의 배선 구조의 디바이스인 경우에는 상술한 방법의 반복 배선층과 절연층을 형성하고, 최후에 도프 패시베이션막(39)을 퇴적하고, 선택적으로 패드부를 개구하면 좋다.
도 26은 본 발명의 제5 실시 형태에 관한 반도체 장치의 단면도이다. 본 실시 형태는 RAM 셀 어레이와 논리 회로 등이 혼재된 반도체 장치에 적합한 다른 구조 및 그의 제조 방법을 제공한다. 기본적으로 제3 실시 형태와 유사하고, 도 19와 동일 장소에는 동일 부호는 붙이고 중복하는 설명은 생략한다.
본 실시예의 전반 프로세스는 제2 실시 형태에서 설명한 도 16과 거의 같다. 즉, 반도체 기판(1) 상에 메모리 셀의 스위치용 트랜지스터(31)와 메모리 셀 이외의 혼재 디바이스용 다른 트랜지스터(32) 및 STI(shallow trench isolation)에 의한 소자 분리 산화막(2)이 형성된다.
이들 트랜지스터를 덮도록, 실리콘 산화막층(10)을 퇴적하고, CMP법을 사용하여 표면을 평탄화한다. 그위에, SixNy막(121)을 LPCVD법으로, 예를 들면 150㎚퇴적한다(도 26). 이 SixNy막(121)은 강유전체 커패시터 형성시의 산소 어닐에의한트랜지스터로의 데미지(스레쉬홀드값 변동)을 경감한다.
다음에, 상기 트랜지스터의 소스 영역 S, 드레인 영역 D로의 콘택트 홀을 RIE에 의해 형성한다. 배리어층(11)으로서 Ti, TiN을 순서대로 스퍼터에 의해 퇴적하고, 이어서 CVD법에 의해 콘택트 프라그(33, 34, 35)로서 W를 매립한다. 또한, 절연막(10)상의 Ti, TiN, W를 예를 들면, CMP법을 사용하여 제거한다.
다음에, 전면에 실리콘 산화막층(SiO2)(122)를 100㎚ 퇴적한다. 그위에 강유전체 커패시터를 구성하는 Pt층(17), PZT층(18), Pt층(19)를 순차 스퍼터에의해 퇴적한다. 이들 층은 산소중에서 열처리되고, PZT층이 결정화하고, 페로브스카이트 구조로 된다. 그후 이들 층은 커패시터의 형상으로 RIE에 의해 가공된다.
다음에, 전면에 실리콘 산화막(13)을 플라즈마 CVD법에 의해 퇴적하고, 콘택트 프라그(33, 34, 35)의 상부 및 커패시터의 상부 전극(19)의 상부에 개구부를 형성한다. 그후 전면에 배리어층(111)로 되는 Ti, TiN, 배선층(22, 36, 37)로 되는 Al, 메탈층(11`)으로 되는 W를 순차 스퍼터에 의해 퇴적하고, RIE에 의해 가공하여 커패시터와 콘택트 프라그(34)와의 배선 및 그밖의 콘택트 프라그의 인출 전극 등을 포함하는 제1배선층을 형성한다.
다음에, 전면에 실리콘 산화막층(30)을 플라즈마 CVD법으로 퇴적한다. 콘택트 프라그(33, 3) 바로위의 실리콘 산화막층(30)에 개구부를 형성하고, 제1배선층중 (36)에 대응하는 부분을 노출한다. 이어서, 배리어층(112)로 되는 Ti, TiN, 배선(38)로 되는 Al을 순차 스퍼터에 의해 퇴적한다. 그후, 약 400℃의 열처리에 의해 Al을 리플로우하고, 실리콘 산화막(30)에 형성된 어스팩트비가 높은 개구부를 매립한다. 이 때 CVD법에 의해 W를 매립하지 않는 것은 강유전 커패시터로의 수소에 의한 데미지를 없애기 때문이다. Al 리플로우를 사용하면 수소가 발생하지 않고, 강유전체 커패시터로의 데미지를 피할 수 있다.
이어서, 상기 Ti, TiN, Al층을 RIE에 의해 가공하고, 제2배선층을 형성한다. 그후, 실리콘 산화막(39)을 CVD법에 의해 퇴적하고, 도 26에 도시한 반도체 구조를 완성한다.
도 27은 본 발명의 제6 실시 형태에 관한 반도체 장치의 단면도이다. 본 실시 형태는 FRAM 셀 어레이와 논리 회로 등이 혼재된 반도체 장치에 적합한 그 밖의 구조 및 그의 제조 방법을 제공한다. 기본적으로 제4 실시 형태와 유사하고, 도 20와 동일 장소에는 동일 부호를 붙이고 중복하는 설명은 생략한다.
실리콘 산화막(122)을 형성하는 가공까지는 제5 실시 형태와 마찬가지로 실행된다. 이어서 전면에 강유전체 커패시터를 구성하는 Pt층(17), PZT층(18), Pt층(19)를 순차 스퍼터에 의해 퇴적한다. 이들 층은 산소중에서 열처리되고, PZT층이 결정화되고, 페로브스카이트 구조로 된다. 그후 이들 층은 커패시터의 형상으로 RIE에 의해 가공된다.
다음에, 전면에 실리콘 산화막(13)을 플라즈마 CVD법에 의해 퇴적하고, 콘택트 프라그(33, 34, 35)의 상부에 개구부를 형성한다. 그후 전면에 베리어층(111)으로 되는 Ti, TiN, 배선층(22, 36, 37)으로 되는 Al을 순차 스퍼터로 퇴적하고, 약 400℃의 열처리로 Al을 리플로우하고, 상기 개구부를 매립한다. 그후 배리어로되는 W 메탈층(11`)을 CVD법을 사용하여 퇴적한다. 이들 Ti, TiN, Al, W층을 RIE에 의해 가공하고, 콘택트 프라그(33, 34, 35) 등과의 비어 콘택트를 포함하는 제1 배선층을 형성한다. 본 실시 형태의 특징은 실리콘 산화막층(13)에 형성된 개구부(비어 홀)이 리플로우된 Al로 매립되는 것에 있다. 또한, 여기서는 제2 실시 형태와 마찬가지로, TiN 메탈이나 Ti 메탈을 메탈층(11`)에 사용할 수 있도 있다.
다음에, 전면에 실리콘 산화막층(30)을 플라즈마 CVD법으로 퇴적한다. 트랜지스터의 드레인 영역 D 바로 위의 실리콘 산화막층(30)에 개구부를 형성하고, 대응하는 제1배선층(36, 37)상의 W 메탈층(11`)을 노출한다. 이어서 제5 실시 형태와 마찬가지로 배리어층(111)으로 되는 Ti, TiN, 배선(38)으로 되는 Al을 순차 스퍼터에 의해 퇴적한다. 그후, 약 400℃의 열처리에 의해 Al을 리플로우하고, 실리콘 산화막(30)에 형성된 어스팩트비가 높은 개구부(비어 홀)를 매립한다. 또한, 제1배선층의 상부에 형성된 W 메탈층(11`)은 제2배선층의 Al을 리플로우할 때, 제1배선층의 Al의 용해를 방지하는 역할을 한다.
이어서, 상기 Ti, TiN, Al층을 RIE에 의해 가공하고, 제2배선층을 형성한다. 그후, 실리콘 산화막(39)을 CVD법에 의해 퇴적하고, 도 27에 도시한 반도체 구조를 완성한다.
도 28은 본 발명의 제7 실시 형태에 관한 반도체 장치의 단면도이다. 본 실시 형태는 FRAM 셀 어레이와 논리 회로 등이 혼재된 반도체 장치에 적합한 또 다른 구조 및 그의 제조 방법을 제공한다. 본 실시 형태의 구조는 기본적으로 제3 실시형태와 유사하고, 도 14와 동일 장소에는 동일 부호는 붙이고 중복하는 설명은 생략한다.
본 실시예의 전반 프로세스는 제2 실시 형태에서 설명한 도 11과 거의 같다. 즉, 반도체 기판(1) 상에는 메모리 셀의 스위치용 트랜지스터(31)와 메모리 셀 이외의 혼재 디바이스용 다른 트랜지스터(32) 및 STI에 의한 소자 분리 산화막(2)이 형성되어 있다.
이들 트랜지스터를 덮도록, 실리콘 산화막층(10)을 퇴적하고, CMP법을 사용하여 표면을 평탄화한다. 그위에, SixNy막(121)을 LPCVD법으로, 예를 들면 150㎚퇴적한다(도 28). 이 SixNy막(121)은 강유전체 커패시터 형성시의 산소 어닐에 의한 트랜지스터로의 데미지(스레쉬홀드값 변동)을 경감한다.
다음에, 전면에 실리콘 산화막층(SiO2)(122)를 100㎚ 퇴적한다. 그위에 강유전체 커패시터를 구성하는 Pt층(17), PZT층(18), Pt층(19)를 순차 스퍼터에의해 퇴적한다. 이들 층은 산소중에서열처리되고, PZT층이 결정화하고, 페로브스카이트 구조로 된다. 그후 이들 층은 커패시터의 형상으로 RIE에 의해 가공된다.
다음에, 전면에 실리콘 산화막(13)을 플라즈마 CVD법에 의해 퇴적하고, 상기 트랜지스터의 소스 영역 S, 드레인 영역 D로의 콘택트 홀을 RIE에 의해 형성한다. 이어서, 배리어층(111)으로서의 Ti, TiN, 배선(22, 36, 37)으로서의 Al을 순서대로 스퍼터에 의해 퇴적하고, 약 400℃의 가열 처리에 의해 Al을 리플로우하고, 상기 콘택트 홀을 매립한다. 이어서, CVD법에 의해 배리어로서의 W 메탈층(11`)을 퇴적한다. 이들 Ti, TiN, Al, W층을 RIE에 의해 가공하고, 트랜지스터의 소스 영역 S, 드레인 영역 D와의 콘택트를 포함하는 제1배선층을 형성한다. 본 실시 형태의 특징은 절연층(10, 121, 122, 13)을 통하여 형성된 개구부(콘택트 홀)이 리플로우된 Al로 매립되는 것에 있다.
다음에, 전면에 실리콘 산화막층(30)을 플라즈마 CVD법으로 퇴적하고, CMP로 평탄화한다. 트랜지스터의 드레인 영역 D 바로위의 실리콘 산화막층(30)에 개구부를 형성하고 대응하는 제1배선층(36, 37) 상의 W 메탈층(11`)를 노출한다. 이어서, 제5 실시 형태와 마찬가지로, 배리어층(112)로 되는 Ti, TiN, 배선(38)로 되는 Al을 순차 스퍼터에 의해 퇴적한다. 그후, 약 400℃의 열처리에 의해 Al을 리플로우하고, 실리콘 산화막(30)에 형성된 어스팩트비가 높은 개구부를 매립한다. 또한, 제1배선층의 상부에 형성된 W 메탈층(11`)은 제2배선층의 Al을 리플로우할 때, 제1배선층의 Al의 용해를 방지하는 역할을 하는 것으로, W이외에도 제6 실시 형태와 마찬가지로 TiN이나 Ti를 사용할 수 있다.
이어서, 상기 Ti, TiN, Al층을 RIE에 의해 가공하고, 제2배선층을 형성한다. 그후, 실리콘 산화막(39)을 CVD법에 의해 퇴적하고, 도 28에 도시한 반도체 구조를 완성한다.
(제8 실시예)
다음에, 본 발명의 반도체 장치의 제조 방법의 제8 실시예로서 예를 들면, 도 21에 도시한 바와 같은 FRAM 셀의 전하 축적용 커패시터의 강유전체막 및 전극막의 제조 방법 또는 예를 들면 도 23에 도시한 바와 같은 DRAM 셀의 전하 축적용커패시터의 고유전율 유전체막 및 전극막의 고밀도화, 고신뢰성화를 실현하기 위한 제조 방법을 설명한다.
본 실시에는 공정 조건이 다른 복수의 서브 실시예로 나누어진다.
이들 서브 실시예에서는 한쌍의 전극간에 적어도 2종이상의 금속 원소를 함유하는 복합 산화물막으로 이루어지는 유전체막을 사용한 커패시터를 형성하고, 상기 커패시터상에 또 절연성 산화막과 배선층을 적층하여 이루어지는 반도체 장치를 제조할 때,
(a) 상기 커패시터의 형성 단계는 제1 전극을 형성하는 단계과, 유전체막을 형성하는 단계과, 0.5 Torr(=0.5×133.322 Pa)이상 500 Torr이하의 감압하에서 RTA 처리를 실행하는 단계과, 그후 제2 전극을 형성하는 단계를 구비한다.
(b) 상기 커패시터의 형성 단계는 제1 전극을 형성하는 단계과, 유전체막을 형성하는 단계과, 제2 전극을 형성하는 단계과, 그후 0.5 Torr이상 500 Torr이하의 감압하에서 RTA 처리를 실행하는 단계를 구비한다.
(c) 상기 커패시터의 형성 단계는 제1 전극을 형성하는 단계과, 0.5 Torr이상 500 Torr이하의 감압하에서 RTA 처리를 실행하는 단계과, 유전체막을 형성하는 단계과, 그후 제2 전극을 형성하는 단계를 구비한다.
(d) 상기 (a) 내지 (c)중 어느 단계에 있어서, 제1 전극상에 적어도 2종이상의 금속 원소를 함유하는 복합 산화물막이 스퍼터법, CVD법 또는 LSMCD(Liquid Source Misted Chemical Deposition)법에 의해 형성된다.
(e) 상기 (a) 내지 (c)중 어느 단계에 있어서, 감압하의 RTA처리가 0.5 Torr이상 500 Torr이하의 산소 분압하에서 실행된다.
(f) 상기 (a) 내지 (c)중 어느 단계에 있어서, 감압하의 RTA처리가 0.5 Torr이상 500 Torr이하의 오존 분압하에서 실행된다.
(g) 상기 (a) 내지 (c)중 어느 단계에 있어서, 오존 분압비 1%이상의 분위기중에서 RTA처리가 실행된다.
이 경우, RTA 처리라 함은 승온 속도 10℃/초 이상의 열처리를 말한다. 이 열처리 속도는 막의 결정성을 현저히 높인다. 즉히, PZT등의 납계 유전체막에서는 저유전율의 파이로클로아상(pyrochlore phase) 생성을 피할 수 있고, 결정화에 유리한 방법이다. 단, RTA에 의한 열처리는 그의 승온 속도가 빠르므로, 수확 가스의 발휘가 불충분한채 결정화가 진행되어 버린다고 하는 난점을 갖는다.
이하에 기술하는 서브 실시예에 관한 유전체막의 형성방법에서는 RTA 처리를 0.5 Torr이상 500 Torr이하의 감압하에서 실행하므로, 단시간의 결정화 과정에서도 데포지션막중에 수확된 잔류 가스를 배제하면서 결정화를 진행할 수 있고, 결정성이 좋은 유전체막을 더욱 고밀도로 형성할 수 있다. 유전체막의 결정화시에는 동시에 전극막의 결정화도 진행하지만, 전극막중의 수확 가스도 이 열처리에 의해 배제할 수 있고, 전극막의 저항값을 낮출 수 있다.
RTA 처리는 결정화를 진행하지만, 그때 산소의 공급이 부족하면 유전체막이 반도체화할 우려가 있다. 특히, PZT등의 Pb계 유전체막이나 티탄산 베릴륨막 등은 용이하게 반도체화하고, 막저항이 현저히 저하한다.
이와 같은 경우의 열처리로서는 감압하의 어닐을 0.5 Torr 이상 500 Torr이하의 산소 분압하에서 실행하는 것이 바람직하다. 또한, IrO2나 RuO2, ITO, SnO2등의 도전성 산화물막은 산소의 공급이 불충분하면, 그후의 프로세스에서의 막저항 변화가 급격하고, 특성이 불안정하게 되어 버리므로, 상기 범위의 산소 분압화에서의 어닐이 유효하다.
또한, 감압하의 어닐을 0.5 Torr 이상 500 Torr이하의 오존 분압하에서 실행하면, 막의 리크 전류를 저감할 수 있고, 이것은 특히 DRAM 등 리프레쉬 동작이 필요한 메모리에 있어서의 커패시터 형성에는 중요하고, 소비 전력을 절약할 수 있다.
이들 감압하에서의 RTA 처리는 특히 제1 전극상에 적어도 2종이상의 금속 원소를 함유하는 복합 산화물막으로 이루어진 유전체막을 형성하는 공정에 스퍼터법, CVD법 또는 LSMCD법을 채용한 경우에 특히 유리한다. 이들 성막 방법으로 성막한 경우에는 수확 가스의 영향을 피할 수 없기 때문이다.
한편, 이하에 기술하는 서브 실시예의 유전체막의 형성 방법에 졸·겔법이나 MOD법을 적용하는 것도 가능하지만, 이들 성막 방법 및 LSMCD법에서는 유기기의 휘발량이 많으므로, 최초부터 감압하에서 열처리를 실행하면, 막의 표면이 거칠게 되어 버릴 우려가 있다. 따라서, 이들 경우에는 미리 대기압하에서 300 ℃이상 온도의 열처리를 실시하고 난 후에, 상술한 바와 같은 감압하에서의 RTA 처리를 실시하는 것이 바람직하다.
다음에, 오존 어닐의 방법과 효과에 대하여 설명한다. 오존 어닐에서는 오존 발생기를 사용하여 생성한 오존·산소 혼합 가스가 100∼400 ℃로 가열된 열처리부에 도입된다. 예를 들면, 웨이퍼 뒷면을 300℃로 가열하면서 오존·산소 혼합 가스가 도입되고, 이 열처리부에 100 mW/㎠의 저압 수은광이 30∼200분 조사된다. 수은광은 파장이 320 nm이하가 유리하다.
이 경우, 오존 분압비 1%이상의 혼합 가스 분위기중에서 열처리를 실행하면, 성막시에 내재하는 산소 공공이 감소하고, 리크 전류의 저감화를 도모할 수 있다. 또한, 그 후에 600℃이상의 산소중의 열처리를 가하면, 웨이퍼면내의 변동도 저감할 수 있어 더욱 유리하다. 이하 제8 실시예의 구체적인 내용을 서브 실시예마다 설명한다.
[서브 실시예 8A]
도 21은 본 발명의 제8 실시예에 관한 제조 방법에 의해 형성된 커패시터를 갖는 FRAM 셀의 단면도이다.
서브 실시예 8A의 FRAM 셀은 다음과 같이 제조된다. 먼저, 반도체 기판(1)에 LOCOS에 의해 소자간 분리 절연막(2)이 형성되고, 그후에 소스 S·드레인 D 영역용 확산층, 게이트 절연막(3), 게이트 전극 G를 형성하는 것에 의해, MOS 트랜지스터(70)이 형성된다. 그후, CVD법을 사용하여, SiO2로 이루어진 층간 절연막(71)이 퇴적된다.
다음에, 메모리 셀의 정보 기억용 커패시터(72)가 형성된다. 먼저, 상기 층간 절연막(71) 상에 2.5 mTorr의 Ar중에서 연속 DC 스퍼터에 의해 Ti/Pt로 이루어진 하부 전극이 성막된다.
이어서, PZT막이 2.5 mTorr의 Ar중의 RF 스퍼터에의해 형성된다. 이때, PZT막의 두께가 180 ㎚, 210 ㎚ 및 240 ㎚의 3종의 샘플이 작성된다. 그후, 최초 RTA 처리가 승온 속도 100 ℃/초, 10 Torr의 산소중에서 800℃에서 10초간 실행된다. 이러서, PZT막상에 상부 전극막으로서 Pt막이 DC 스퍼터로 형성되고, 그후, 확산로를 사용하여 600℃에서 두 번째의 어닐이 천천히 실행된다.
다음에, 퇴적된 하부 전극막, PZT막 및 상부 전극막을 RIE에 의해 에칭하고, 소망 형상으로 패터닝하는 것에 의해 하부 전극(17), 유전체막(18) 및 상부 전극(19)으로 구성되는 커패시터(72)가 형성된다. 그후, 에칭 데미지를 제거하기 위해, 확산노를 사용하여 600 ℃에서 세 번째의 어닐이 천천히 실행된다.
다음에, 커패시터(72)를 피복하도록 절연막(73)이 CVD법에 의해 퇴적되고, RIE에 의해 MOS 트랜지스터(70)의 소스 S·드레인 D용 확산층의 한쪽 및 커패시터(72)의 상부 전극(19) 및 하부 전극(17) 각각의 일부를 노출시키는 콘택트 홀이 에칭으로 형성된다. 그후, 확산노를 사용하여 600℃에서 네 번째의 어닐이 천천히 실행된다.
다음에, MOS 트랜지스터(70)의 소스 S·드레인 D용 확산층의 한쪽과 상부 전극(19)을 접속하기 위한 내부 배선(74a)과 하부 전극(17)으로 부터의 인출 전극으로 되는 내부 배선(74b)가 형성되고, 소자 전체에 패시베이션막(75)이 퇴적된다. 그후, RIE에 의해 패시베이션막(75)에 콘택트 홀이 형성되고, 배리어층(76)을 거쳐 알루미늄 배선(77)이 형성된다. MOS 트랜지스터(70)의 게이트 전극 G는 워드선으로서, 내부 배선(74b), 배리어층(76), 알루미늄 배선(77)은 플레이트선으로서 사용된다.
이 경우, 상술한 4회의 어닐중, 1회째는 유전체 결정화를 위한 열처리이고, 2회째는 강유전체막(18)과 상부 전극(19)의 계면 상태를 하부 전극(17)과 강유전체막(18)의 그것과 마찬가지로 하기 위한 열처리이고, 3회째와 4회째는 프로세스 데미지 회복을 위한 것이다.
이상의 실시예를 서브 실시예 8A로 하고, 두께 180, 210, 240 ㎚의 3종류의 PZT막에 대응하는 서브 실시예를 각각 서브 실시예 8A(1), 8A(2), 8A(3)으로 한다.
이하에 기술하는 공정 조건을 바꾼 서브 실시예를 서브 실시예 8B∼8F로 하고, 유전체막 두께를 바꾼 것을 얇은 것부터 각각 첨자(1), (2), (3)을 붙여 구별한다. 또한, 비교예도 2종류 작성하였지만, 이들은 비교예 CA, CB로서 설명한다.
[서브 실시예 8B]
서브 실시예 8B에서는 도 21의 정보 기억용 커패시터(72)의 형성이 다음과 같이 실행되었다. 먼저, 상기 층간 절연막(71)상에 2.5 mTorr의 Ar중에서 연속 DC 스퍼터에 의해 Ti/Pt로 이루어진 하부 전극막이 성막된다. 이어서, PZT막이 기판 온도 500℃, Ar/O2분위기중의 RF 스퍼터로 형성된다. PZT막상에 Pt막을 DC 스퍼터로 형성한 후, 최초 RTA 어닐이 10 Torr의 산소중에서 실행되고, 승온 온도 100℃/초에서 승온하고, 800℃에 도달후 10초간 유지된다.
[서브 실시예 8C]
서브 실시예 8C에서는 도 21의 정보 기억용 커패시터(72)의 형성이 다음과 같이 실행되었다. 먼저, 상기 층간 절연막(71)상에 2.5 mTorr의 Ar중에서 연속 DC 스퍼터에 의해 Ti/Pt로 이루어진 하부 전극막이 성막된다. 최초 RTA 어닐을 10 Torr의 산소중에서 실행하고, 승온 온도 100 ℃/초에서 승온, 800 ℃에서 10초간 유지된다. 이어서, PZT막이 기판 온도 500 ℃, 2.5 mTorr의 Ar 중의 RF 스퍼터로 형성된다. 그후, PZT막상에 Pt막을 DC 스퍼터로 형성한 후, 두 번째의 어닐이 이번에는 확산로를 사용하여 600 ℃에서 천천히 실행된다.
[서브 실시예 8D]
서브 실시예 8D는 도 21의 정보 기억용 커패시터(72)의 형성이 다음과 같이 실행되었다. 먼저, 상기 층간 절연막(71)상에 Ir 레지네이트(resinate)가 회전 도포되고, 760 Torr의 대기중에서 800 ℃로 열처리되고, IrO2의 하부 전극이 형성된다. 이어서 SBT(strontium bismuth tantalate)막이 유기 금속 화합물 혼합 원료를 분무 형상으로 하여 회전 기판상에 퇴적하는 LSMCD법을 사용하여 성막된다. 이어서, 미리 760 Torr의 대기중에서 450 ℃의 열처리를 실시한 후, RTA 어닐이 500 Torr의 산소중에서 승온 온도 50 ℃/초, 800 ℃에서 10초간 실행된다. 그후, 다시 SBT막상에 Ir 레지네이트가 회전 도포되고, 760 Torr의 대기중에서 800 ℃에서 열처리되어, IrO2의 상부 전극막이 형성된다.
[서브 실시예 8E]
서브 실시예 8E에서는 도 21의 정보 기억용 커패시터(72)의 형성이 다음과같이 실행되었다. 먼저 처음에 상기 층간 절연막(71)상에 Ir 레지네이트가 회전 도포되고, 760 Torr의 대기중에서 800 ℃에서 열처리되어 IrO2의 하부 전극막이 형성된다. 이어서, LSMCD법을 사용하여 SBT막이 성막된다. 이어서, 미리 760 Torr의 대기중에서 450 ℃의 열처리를 실시한 후, RTA 어닐이 5 Torr의 오존 10%·산소 90%의 혼합 분위기중에서 승온 속도 80 ℃/초, 800 ℃에서 10초간 실행된다. 그후, 다시 SBT막상에 Ir 레지네이트가 회전 도포되고, 760 Torr의 대기중에서 800 ℃에서 열처리되어 IrO2의 상부 전극막이 형성된다.
[서브 실시예 8F]
서브 실시예 8F에서는 도 21의 정보 기억용 커패시터(72)의 형성이 다음과 같이 실행되었다. 먼저 상기 층간 절연막(71)상에 2.5 mTorr의 Ar중에서 연속 DC 스퍼터에 의해 Ti/Pt로 이루어진 하부 전극막이 성막된다. 이어서, PZT막이 2.5 mTorr의 Ar중의 RF 스퍼터로 형성된다. 최초 RTA 어닐이 10 Torr의 산소중에서 승온 속도 100 ℃/초, 800 ℃에서 10초간 실행된다. 그후, PZT막상에 Pt막이 DC 스퍼터로 형성된 후, 두 번째의 어닐이 이번에는 확산노를 사용하여 오존 10%·산소 90%의 혼합 분위기아래에서, 500 ℃에서 천천히 실행된다.
[비교예 CA]
비교예 CA에서는 도 21의 정보 기억용 커패시터의 형성이 다음과 같이 실행되었다. 먼저, 상기 층간 절연막상에 2.5 mTorr의 Ar중에서 연속 DC 스퍼터에 의해 Ti/Pt로 이루어진 하부 전극막이 성막된다. 이어서, PZT막이 2.5 mTorr의 Ar중의 RF 스퍼터로 형성된다. 최초 RTA 어닐이 760 Torr의 산소중에서 승온 속도 100 ℃/초, 800 ℃에서 10초간 실행된다. 그후, PZT막상에 Pt막이 DC 스퍼터로 형성된 후, 두 번째의 어닐이 이번에는 확산노를 사용하여 600 ℃에서 천천히 실행된다.
[비교예 CB]
비교예 CB에서는 도 21의 정보 기억용 커패시터의 형성이 다음과 같이 실행되었다. 먼저, 상기 층간 절연막상에 Ir 레지네이트가 회전 도포되고, 760 Torr의 대기중에서 800 ℃로 열처리되어 IrO2의 하부 전극막이 형성된다. 이어서, LSMCD법을 사용하여 두께 180 ㎚의 PZT막이 성막된다. 이어서, 미리 760 Torr의 대기중에서 450 ℃의 열처리를 실시한 후, RTA 어닐이 760 Torr의 산소중에서 승온 속도 50 ℃/초, 800 ℃에서 10초간 실행된다. 그후, 다시 PZT막상에 Ir 레지네이트가 회전 도포되고, 760 Torr의 대기중에서 800 ℃에서 열처리되어 IrO2의 상부 전극막이 형성된다.
[서브 실시예 및 비교예의 평가]
도 22는 상기 각 서브 실시예 8A∼8F 및 비교예 CA, CB에 있어서의 커패시터의 용량을 측정하고, 막두께(유전체 두께)와 커패시터 C의 역수(1/C)의 관계를 그래프화하여 도시하고 있다.
커패시터 C, 유전체의 유전율 ε, 유전체 두께 t 사이에는 다음의 관계가 성립한다.
C = εo×ε×S/T
단, εo는 진공의 유전율, S는 전극 면적이다. 이것을 다시 쓰면,
1/C = k×(1/ε)×t
단, k = 1/(εo×S)의 정수이다. 실제의 그래프는
1/C = k×(1/ε)×t+n
의 직선으로 되어 있고, n=1/C`로 하면, C`분의 커패시터가 직렬로 접속되어 있는 회로가 예상된다.
본 발명의 제8 실시예(서브 실시예 8A∼8F)에서는 도 22에서 명확한 바와 같이, 상기 C`에 상당하는 커패시터 성분이 적다. 이것으로부터, 전극과의 계면에 여분의 저유전율층이 존재하지 않고, 박막화에 대응할 수 있는 유전체막이 형성되는 것을 알 수 있다.
한편, 비교예CA, CB에서는 C`에 상당하는 커패시터 성분이 크고, 그것에서는 충분한 커패시턴스가 얻어지지 않고, 박막화에 대응할 수 없다. 소자를 저전압에서 구동하기 위해서는 유전체를 충분 포화시킨 영역에서 사용하는 것, 즉 박막화하여 충분히 큰 전계를 거는 것이 필요하지만, 계면 저유전율층의 C`가 존재하면, 박막화에 대응할 수 없다.
서브 실시예 8A∼8F와 비교예 CA, CB의 유전체 부분의 단면을 투과 전자 현미경으로 조사한 바, 비교예의 유전체와 전극 계면에 막두께의 1/10에서 1/5에 상당하는 큰 공극이 많이 관측되었지만, 본 발명의 실시예에서는 거의 없고, 이 공극이 막의 일부를 저밀도화하고, 저윤전울층의 원인으로 되어 있는 것을 알았다.
그밖에, 각 소자의 동작 속도 특성, 피로 특성등이 조사되었다. 가장 동작속도를 빠르게 할 수 있는 것은 서브 실시예 8C이고, 특히 기록 시간에 관하여 140 ns까지 단축하여도 불량 비트가 생겼다. 또한, 서브 실시예 8D와 8E에서는 리라이트 회수가 1012회 이상을 달성할 수 있었지만, 다른 서브 실시예에서는 1010회에서 불량 비트가 나타났다. 107회 피로 시험후에 장시간 방치하여 인플린트 특성을 조사하였을 때에 불량 비트를 발생하지 않았던 것은 실시예 8E와 8F였다.
[그 밖의 실시예(변형예)]
도 23에 도시한 트랜치형 DRAM 셀의 형성 공정에 있어서, 반도체 기판(80)에 소자 분리 영역(81), 메모리 셀의 트랜스퍼 게이트용 MOS 트랜지스터의 소스 S·드레인 D영역, 메모리 셀의 트랜치 구조의 커패시터(82)가 형성된다. 상기 커패시터(82)의 형성시, 하부 전극(83)의 Ru를 DC 스퍼터로 형성후, BST(barium strontium titanate)막(84)이 유기 금속 화합물을 원료 소스로 하고, Ar의 캐리어 가스를 사용하는 CVD법에 의해 기판 온도 450℃에서 100 ㎚의 퇴적막으로서 형성하였다. 그후, N2분압이 450 Torr의 분위기중에서 600 ℃에서 RTA 어닐이 실행되고, 또한, 상부 전극(85)으로 되는 Ru가 DC 스퍼터로 형성되고, 3차원의 적층 구조가 형성되었다. 또 그후, SiO2절연막(86)의 형성과 워드선 WL, 비트선 BL의 형성이 실행되고, DRAM 구조가 형성되었다. 이 경유, 유전율 250의 조밀한 BST 유전체막이 얻어졌다.
다음에, 상술한 FRAM을 RF-ID 시스템에 응용한 예를 도시한다. RF-ID 시스템이라 함은 전파를 사용한 비접촉형 태그·시스템(식별기)으로써, 일반적으로 비접촉 데이타·캐리어·시스템 등으로도 불리우고, RF-ID 시스템의 전체 시스템 구성을 도 24a 내지 도 24c에 도시한다.
RF-ID 시스템은 파소콘, 콘트롤러, 안테나 등으로 구성되는 호스트측과 트랜스폰더라고 하는 데이타·캐리어로 구성된다. 트랜스폰더는 FRAM과 ASIC(application specified integrated circuit)이 1칩화된 모노리식 RF-ID 칩 및 전력 수신, 데이타 수신/송신을 겸비하는 안테나를 내장하는 심플한 구성을 갖는다.
호스트측으로 부터는 필요에 따라 코맨드 및 데이타를 반송파에 실어서 송신하지만, 트랜스폰더측에서는 그 반송파에 의해 필요한 전력을 발생시키고, 데이타의 기록 및 판독을 송신에 이용하여 호스트측으로 정보를 돌려보낸다.
비접촉형 태그는 전지가 불필요하고, FRAM의 기억 내용을 전파를 사용하여 비접촉으로 판독하고, 그 내용을 리라이트하는 것에 의해, 사람의 드나듬 등의 관리에 활용하는 것이 가능하다. 예를 들면, 옷의 호주머니에 정기권용의 비접촉형 태그를 넣은 채 개찰하거나, 비접촉형 태그를 자동차에 붙여서 주행하고, 고속 도로의 요금소에서 여러 가지 정산을 위해 정지하지 않고 계산하도록 하거나, 사람과의 개재없이 주차장 출입을 감시·관리하는 등의 용도를 담당하고 있다. 또한, 가축이나 회유어의 이동을 관리하기 위해 사용하는 것이 가능하다.
도 25는 트랜스폰더의 내부 회로의 상세를 도시한다. 트랜스폰더는 외부에서 입력되는 전자파를 검지하는 LC 회로와 LC 회로가 검출한 전자파에서 신호를 생성하는 회로(58)와 LC 회로가 검출한 전자파에서 전원 전압을 발생시키는 회로(59)와 전원 전압의 상승을 검출하여 파워 온 신호를 출력하는 파워 온 회로(60)와 강유전체 물질을 전극간에 갖는 강유전체 커패시터와 전하 전송용 MOS 트랜지스터로 이루어진 메모리 셀을 복수개 행렬 형상으로 배치하고, 예를 들면 동일행에 속하는 메모리 셀의 MOS 트랜지스터를 동일 워드선으로 각각 공통 접속하고, 동일행에 속하는 메모리 셀의 강유전체 커패시터의 한쪽 전극을 동일 커패시터 플레이트선으로 각각 공통 접속하고, 동일열에 속하는 메모리 셀의 MOS 트랜지스터의 한쪽 단자를 동일 비트선으로 각각 공통 접속하여 구성한 FRAM 셀 어레이(61) 등으로 구성된다.
이와 같이, FRAM은 새로운 관리 시스템의 실현화를 가능하게 하고 있다.
또한, 본 발명의 FRAM 제조 방법은 상술한 바와 같은 FRAM에 한정되지 않고, FPGA(Field Programable Gate Array)나 스태틱형 RAM을 탑재한 논리 LSI 등에 있어서, 로직의 프로그램 기억부에 소량이지만 사용되는 강유전체 메모리 셀의 형성 방법에 적용하는 것도 가능하다.
또한, 본 발명은 상술한 바와 같은 반도체 기판 상에 강유전체 메모리 셀을 형성하는 경우에 한정되지 않고, SOI 등과 같이 절연 기판상의 반도체층상에 강유전체 메모리 셀을 형성하는 경우에도 적용하는 것이 가능하다. 또한, 전하 전송용 스위칭 트랜지스터로서는 게이트 산화막이 산화물로 이루어진 MOS 트랜지스터에 한정되지 않고, 게이트 절연막이 질화물이나 질산화물 또는 산화물과 질화물의 적층 구조 등으로 이루어진 MIS 트랜지스터를 형성할 수도 있다.
이상 설명한 바와 같이, 본 발명의 반도체 장치의 제조 방법에 의하면, 강유전체 메모리 셀을 형성할 때, 패스 트랜지스터이 한쪽 끝측 영역상에 콘택트 프라그층을 매립한 후에 강유전체 커패시터를 형성하고, 커패시터 상부 전극과 콘택트 프라그의 상단부를 전극 배선으로 접속하므로, 강유전체 커패시터 형성후에 있어서의 환원성 분위기중에서의 처리의 영향을 회피하고, 또한 강유전체 커패시터를 용이하게 형성할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 의하면, 커패시터 상부 전극(Pt등)의 미세 가공 및 강유전체 메모리 셀의 패턴의 미세화를 실현할 수 있다.
따라서, 본 발명의 반도체 장치의 제조 방법에 의해 제조된 반도체 장치에 의하면, 커패시터 상부 전극과 콘택트 프라그의 상단부를 접속하기 위한 전극 배선의 신뢰성이 높고, 강유전체 커패시터의 미세화가 가능한 구조를 갖는다.
Claims (21)
- 반도체 기판의 표층부에 불순물 확산 영역으로 이루어진 드레인 영역과 소스 영역을 갖는 MOS 트랜지스터를 형성하는 단계,상기 MOS 트랜지스터가 형성된 상기 반도체 기판 상에 제1 절연막을 형성하는 단계,상기 제1 절연막에 상기 드레인 영역과 상기 소스 영역을 노출하는 복수의 제1 콘택트 홀을 개구하는 단계,상기 복수의 제1 콘택트 홀중에 상기 MOS 트랜지스터의 상기 드레인 영역과 상기 소스 영역의 한쪽 영역에 하단부가 접촉하는 비트선 콘택트 프라그 및 상기 MOS 트랜지스터의 상기 드레인 영역과 상기 소스 영역의 다른쪽 영역에 하단부가 접촉하는 커패시터 콘택트 프라그를 매립 형성하는 단계,상기 비트선 콘택트 프라그 및 상기 커패시터 콘택트 프라그가 매립된 상기 제1 절연막 상에 하부 전극, 전극간 강유전체막 및 상부 전극을 갖는 강유전체 커패시터를 형성하는 단계,상기 강유전체 커패시터가 형성된 상기 제1 절연막 상에 제2 절연막을 형성하는 단계,상기 제2 절연막에 선택적으로 복수의 제2 콘택트 홀을 개구하는 단계,상기 강유전체 커패시터의 상기 상부 전극과 상기 커패시터 콘택트 프라그의 상단면 사이를 접속하는 커패시터 배선 및 상기 비트선 콘택트 프라그의 상단면에접속되는 비트선 콘택트 프라그 배선을 상기 복수의 제2 콘택트 홀을 통하여 상기 제2 절연막상에 형성하는 단계,상기 커패시터 배선 및 비트선 콘택트 프라그 배선을 포함하는 상기 제2 절연막 상에 제3 절연막을 형성하는 단계,상기 제3 절연막의 상기 비트선 콘택트 프라그 배선 상에 대응하는 부분에 비어 홀을 개구하는 단계, 및상기 제3 절연막상 및 상기 비어 홀 내부에 비트선 형성용 도전 재료를 퇴적하여 패터닝하는 것에 의해 상기 제3 절연막상에 비트선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 커패시터 콘택트 프라그를 매립 형성하는 단계후와 상기 강유전체 커패시터를 형성하는 단계전에, 상기 제1 절연막상에 제4 절연막을 퇴적하는 단계, 및상기 강유전체 커패시터를 형성하는 단계후와 상기 커패시터 배선 및 상기 비트선 콘택트 프라그 배선을 형성하는 단계전에, 상기 제4 절연막에 상기 배선의 접속을 위한 제3 콘택트 홀을 개구하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 커패시터 콘택트 프라그를 매립 형성하는 단계후와 상기 강유전체 커패시터를 형성하는 단계전에, 수소계 가스 및 질소계 가스의 적어도 한쪽을 사용하여 신터링(sintering)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 강유전체 커패시터를 형성하는 단계는, 상기 하부 전극 및 상기 전극간 강유전체막을 퇴적한 후, 상기 전극간 강유전체막상에 제5 절연막을 퇴적하는 단계,상기 제5 절연막에 선택적으로 개구부를 개구하는 단계, 및상기 개구부 및 상기 제5 절연막상에 상기 상부 전극 형성용 전극 재료를 퇴적한 후에 상기 제5 절연막 상의 전극 재료를 제거하는 것에 의해 상기 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판의 표층부에 각각이 소스 영역, 채널 영역, 드레인 영역을 갖는 복수의 MOS 트랜지스터- 상기 복수의 MOS 트랜지스터는 상기 열방향에 인접하는 2개의 상기 드레인 영역을 공유하는 형상으로 복수의 쌍을 구성함-가 행렬 형상으로 또한 바둑판 형상으로 배열된 셀 어레이 영역을 형성하는 단계,상기 셀 어레이 영역의 상기 행 방향으로 복수의 워드선- 상기 복수의 워드선 각각은 대응하는 행의 상기 복수의 MOS 트랜지스터 각각의 채널 영역상에 게이트 절연막을 삽입하여 게이트 전극을 형성함-을 서로 대략 평행으로 형성하는 단계,상기 복수의 워드선 및 상기 반도체 기판상에 제1 절연막을 형성하는 단계,상기 제1 절연막에 선택적으로 복수의 제1 콘택트 홀을 형성하는 단계,상기 복수의 MOS 트랜지스터의 각각의 상기 드레인 영역에 하단부가 접촉하는 비트선 콘택트 프라그 및 상기 소스 영역에 하단부가 접촉하는 커패시터 콘택트 프라그를 상기 제1 콘택트 홀에 매립 형성하는 단계,상기 제1 절연막상에 복수의 커패시터 플레이트선을 상기 복수의 워드선에 대응하여 이들에 대략 평행한 방향으로 형성하는 단계,상기 복수의 MOS 트랜지스터에 대응하여 상기 복수의 플레이트선상에 복수의 강유전체 커패시터- 상기 복수의 강유전체는 상기 복수의 플레이트선으로 이루어지는 하부 전극, 상기 하부 전극상에 형성된 강유전체막 및 상기 강유전체막상에 형성된 상부 전극을 각각 공유함-를 각각 형성하는 단계,상기 강유전체 커패시터상에 제2 절연막을 형성하는 단계,상기 제2 절연막의 상기 강유전체 커패시터의 상부 전극상에 대응하는 부분에 커패시터 배선 접속용 제2 콘택트 홀, 상기 제2 절연막의 상기 커패시터 콘택트 프라그상에 대응하는 부분에 커패시터 배선 접속용 제3 콘택트 홀 및 상기 비트선 콘택트 프라그상에 대응하는 부분에 비트선 접속용 제4 콘택트 홀을 개구하는 단계,상기 제2 절연막상에 배선 재료를 퇴적하고, 상기 강유전체 커패시터의 상기상부 전극과 상기 커패시터 콘택트 프라그의 상단면 사이를 접속하는 커패시터 배선을 상기 제2 및 제3 콘택트 홀을 통하여 형성하는 단계,상기 비트선 콘택트 프라그에 접속되는 비트선 접속용 배선을 상기 제4 콘택트 홀을 통하여 형성하는 단계,상기 커패시터 배선과 상기 비트선 접속용 배선이 형성된후, 상기 반도체 기판상에 제3 절연막을 형성하는 단계, 및상기 비트선 접속용 배선에 접촉하고 각각 동일열의 상기 복수의 MOS 트랜지스터에 공통 접속되는 복수의 비트선을 상기 제3 절연막상에서 서로 대략 평행한 방향 또한 상기 복수의 워드선에 직교하는 방향으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 패로브스카이트 내지는 층형상 패로브스카이트 구조의 물질로 이루어진 강유전체막을 사용한 정보 기억용 커패시터와 스위치용 트랜지스터를 갖는 메모리 셀 및 적어도 2층상의 다층 배선 구조를 갖는 반도체 장치의 제조시, 상기 커패시터의 형성후에 상기 다층 배선 구조에 있어서의 층간 절연막에 마련된 개구부를 매립하기 위해 Al, AlCu, AlCuSi, WSi2, Cu의 적어도 하나의 재료를 리플로우하는 공정을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기리플로우하는 공정은 상기 다층 배선 구조에 있어서의 하층 배선과 상층 배선 사이의 비어 홀을 매립할 때 사용되는 반도체 장치의 제조 방법.
- 반도체 기판의 표층부에 형성된 불순물 확산 영역으로 이루어진 드레인 영역과 소스 영역을 갖는 MIS 트랜지스터,상기 MIS 트랜지스터를 포함하는 상기 반도체 기판상에 형성된 제1 절연막,상기 제1 절연막내에 매립 형성되고 상기 드레인 영역과 소스 영역중 한쪽 영역에 하단부가 콘택트한 비트선 콘택트 프라그,상기 제1 절연막내에 매립 형성되고 상기 드레인 영역과 소스 영역중 다른쪽 영역에 하단부가 콘택트한 커패시터 콘택트 프라그,상기 제1 절연막 위쪽에 형성되고 하부 전극, 전극간 강유전체막 및 상부 전극을 갖는 강유전체 커패시터,상기 강유전체 커패시터와 상기 제1 절연막상에 형성된 제2 절연막,상기 제2 절연막상에 형성되고 상기 제2 절연막에 선택적으로 개구된 제1 콘택트 홀을 거쳐 상기 강유전체 커패시터의 상기 상부 전극과 커패시터 콘택트 프라그의 상단면 사이를 접속하는 커패시터 배선,상기 제2 절연막상에 형성되고 상기 제2 절연막에 선택적으로 개구된 제2 콘택트 홀을 거쳐 상기 비트선 콘택트 프라그의 상단면에 접속된 비트선 콘택트 프라그 배선,상기 커패시터 배선 및 비트선 콘택트 프라그 배선을 포함하는 상기 제2 절연막상에 형성된 제3 절연막, 및상기 제3 절연막 상에 형성되고 상기 제3 절연막에 선택적으로 개구된 비어 홀을 거쳐 상기 비트선 콘택트 프라그 배선에 접속되는 비트선을 포함하는 것을 특징으로 하는 반도체 장치.
- 제8항에 있어서,상기 비트선 콘택트 프라그 및 커패시터 콘택트 프라그는 각각 상면의 지름이 저면의 지름보다도 넓은 역테이퍼 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판상에 형성된 스위치용 트랜지스터,상기 제1 트랜지스터가 형성된 반도체 기판상을 덮고 표면이 평탄화된 제1 절연층,상기 제1 절연층 내에 매립 형성되고 상기 트랜지스터에 접속된 제1 비트선 콘택트 프라그,상기 제1 절연층의 표면상에 순서대로 형성된 강유전체 커패시터를 구성하는 하부 전극, 전극간 강유전체막 및 상부 전극,상기 하부 전극, 전극간 강유전체막 및 상부 전극을 덮고 표면이 평탄화된 제2 절연층, 및상기 제2 절연층에 선택적으로 형성된 제1 비어 홀내를 매립하도록 Al,AlCu, AlCuSi, WSi2, Cu의 그룹에서 선택된 적어도 하나의 재료가 리플로우되어 이루어지고 상기 제1 비트선 콘택트 프라그에 접속된 비트선 또는 제2 비트선 콘택트 프라그를 포함하는 것을 특징으로 하는 반도체 장치.
- 제10항에 있어서,상기 상부 전극상에 그것에 접속된 상부 전극 인출 배선을 더 포함하며,상기 상부 전극 인출 배선의 상면측에 선택적으로 W 메탈층, TiN 메탈층, Ti 메탈층 내의 하나가 형성된 것을 특징으로 하는 반도체 장치.
- 제11항에 있어서,상기 상부 전극 인출 배선 상에 선택적으로 형성된 W 메탈층, TiN층, Ti층내의 하나는 스퍼터법에 의해 형성되는 것을 특징으로 하는 반도체 장치.
- 제11항에 있어서,상기 상부 전극 인출 배선이 Al, AlCuSi, AlCu, W, TiN, Ti 내의 적어도 하나의 재료를 포함하는 것을 특징으로 하는 반도체 장치.
- 제11항에 있어서,상기 제1 절연층과 상기 제2 절연층 사이에 상기 상부 전극 인출 배선과 동일 배선층으로 형성된 제1층 배선을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제14항에 있어서,상기 제1층 배선은 적어도 상기 제1 비트선 콘택트 프라그상에 대응하는 부분에 형성되는 것을 특징으로 하는 반도체 장치.
- 제10항에 있어서,상기 제2 절연층의 위쪽에 형성되고 표면이 평탄화된 제3 절연층과 상기 제3 절연층내에 매립 형성되고 상기 제1 비트선 콘택트 프라그의 상단부에 하단부가 접촉하는 제3 비트선 콘택트 프라그를 더 포함하며,상기 제3 비트선 콘택트 프라그는 상기 제3 절연층에 선택적으로 형성된 콘택트 홀내를 매립하도록 Al, AlCu, AlCuSi, WSi2, Cu의 그룹에서 선택된 적어도 하나의 재료가 리플로우되어 이루어지는 것을 특징으로 하는 반도체 장치.
- 제16항에 있어서,상기 제2 절연층과 상기 제3 절연층 사이에 상기 제2 절연층에 선택적으로 형성된 콘택트 홀을 거쳐 상기 상부 전극에 접속된 상부 전극 인출 배선과 상기 상부 전극 인출 배선과 동일 배선층으로 형성된 제1 배선층을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 한쌍의 전극간에 적어도 2종이상의 금속 원소를 함유하는 복합 산화물막으로 이루어진 유전체막을 사용한 커패시터를 형성하고 상기 커패시터상에 또 절연성 산화막과 배선층을 퇴적하여 이루어지는 반도체 장치 제조시, 상기 커패시터의 형성 공정은,제1 전극을 형성하는 제1 전극 형성 단계,상기 제1 전극상에 상기 유전체막을 형성하는 유전체막 형성 단계,상기 유전체막상에 제2 전극을 형성하는 제2 전극 형성 단계, 및상기 제1 전극 형성 공정과 유전체막 형성 공정 사이, 유전체막 형성 공정과 제2 전극 형성 공정 사이, 제2 전극 형성 공정 후의 어느 하나에서 0.5×133.322 Pa이상 500×133.322 Pa이하의 감압하에서 승온 속도 10 ℃/초 이상의 급열 처리를 실행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제18항에 있어서,상기 감압하의 급열 처리를 실행하는 단계는, 0.5×133.322 Pa이상 500×133.322 Pa이하의 산소 분압하, 오존 분압하, 또는 오존 분압비 1 %이하의 분위기중의 어느 하나로 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제18항에 있어서,상기 유전체막이 강유전체막이고, 상기 커패시터는 FRAM의 메모리 셀의 전하 축적용 커패시터인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제18항에 있어서,상기 유전체막이 고유전율 유전체막이고, 상기 커패시터는 DRAM의 메모리 셀의 전하 축적용 커패시터인 것을 특징으로 하는 반도체 장치의 제조 방법.
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