JPH1056149A

JPH1056149A - 強誘電体メモリ及びその製造方法

Info

Publication number: JPH1056149A
Application number: JP8211204A
Authority: JP
Inventors: Akihiko Ochiai; 昭彦落合; Hajime Yagi; 肇矢木; Chiharu Isobe; 千春磯辺; Katsuyuki Hironaka; 克行広中; Masataka Sugiyama; 正隆杉山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-08-09
Filing date: 1996-08-09
Publication date: 1998-02-24

Abstract

(57)【要約】【課題】専有面積が小さく蓄積電荷量の大きなキャパシ
タを有する強誘電体メモリ及び複雑な工程を経ずにかか
る強誘電体メモリを製造する方法を提供する。【手段】半導体基板に形成されている電界効果型トラン
ジスタＳＴと、該半導体基板から立設し、該電界効果型
トランジスタの拡散層と接続している柱状の下部電極Ｂ
Ｅと、該下部電極の一部又は全部を被覆する強誘電体膜
ＦＥと、該強誘電体膜を被覆する上部電極ＴＥとを有す
る構造とする。かかる柱状の下部電極構造は、コンタク
トプラグを形成するのと同じ工程で形成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜の分極
反転と残留分極を利用する強誘電体メモリ及びその製造
方法に関する。

【０００２】

【従来の技術】強誘電体メモリ（ＦｅＲＡＭ）は、強誘
電体薄膜の高速な分極反転とその残留分極を利用する高
速書き換えが可能な不揮発性メモリである。強誘電体メ
モリは、１つのトランジスタと１つのキャパシタを用い
る１Ｔ／１Ｃでは、基本的にＤＲＡＭと同様のセル構造
からなる。図７（Ａ）に、従来のスタック型のキャパシ
タセルを有する強誘電体メモリのセルのレイアウトを、
図７（Ｂ）にその断面構造を示す。断面図はレイアウト
のＡ−Ａ’線に沿った断面である。

【０００３】この強誘電体メモリは、シリコン基板ＳＵ
ｂに選択トランジスタＳＴが形成され、選択トランジス
タＳＴを覆う層間絶縁膜上にキャパシタＣａｐが形成さ
れているスタック構造である。このキャパシタＣａｐ
は、白金からなる下部電極ＢＥとＰＺＴ等からなる強誘
電体膜ＦＥと白金からなるプレート電極（上部電極）Ｔ
Ｅの積層体で構成されており、下部電極ＢＥは、層間絶
縁膜を貫通して基板Ｓｕｂに達するポリプラグＰＰによ
って選択トランジスタＳＴの拡散層と接続され、プレー
ト電極ＴＥはプレート線ＰＬで構成されている。また、
ビット線ＢＬがプレート線ＰＬと直交して配線されタン
グステンプラグＷＰにより選択トランジスタＳＴの拡散
層と接続されている。選択トランジスタのゲート電極
は、ワード線ＷＬにより構成されている。

【０００４】また、図８に示すようなスタック構造のキ
ャパシタを有する強誘電体メモリも提案されている。こ
の強誘電体メモリは、基板Ｓｕｂに選択トランジスタＳ
Ｔが形成され、その選択トランジスタＳＴを覆う層間絶
縁膜上にキャパシタＣａｐが形成されている。そのキャ
パシタＣａｐは、白金よりなる下部電極ＢＥと、強誘電
体膜ＦＥ、白金よりなる上部電極ＴＥから構成されてい
る。また、下部電極ＢＥと層間絶縁膜の間には、白金電
極の拡散防止層、密着層としてのＴｉＮ／Ｔｉ層があ
り、上部電極ＴＥの下には、強誘電体膜ＦＥの上面中央
を除いて絶縁膜ＩＲと酸素の拡散防止膜としてのＴｉＯ
₂層の積層体が設けられている。下部電極ＢＥはポリプ
ラグＰＰにより選択トランジスタＳＴの拡散層と接続さ
れている。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな平面プレート構造のキャパシタでは、セル面積が大
きくなり、１Ｇｂｉｔを超える集積度のメモリに対して
は、対応することができず、立体的なキャパシタとする
必要が生じる。ところが、立体形状のキャパシタは構造
が複雑になり、製造工程が増えコストが増加するという
問題がある。

【０００６】また、図８に示したキャパシタは、上部電
極が強誘電体膜の角を避けて強誘電体膜の上部全体を覆
っていない構造である。これは、角の電界集中を避け、
ヒステリシスカーブが歪んだり、リークが増大すること
を防止するためであるが、そのためにキャパシタとして
機能しているのは上部電極が強誘電体膜の上に積層され
ている部分であり、むだが多く、キャパシタ面積を有効
に利用しているとは言い難く、セル面積の増大を招いて
いる。

【０００７】本発明は、上記事情に鑑みなされたもの
で、専有面積が小さく蓄積電荷量の大きなキャパシタを
有する強誘電体メモリ及び複雑な工程を経ずにかかる強
誘電体メモリを製造する方法を提供することを目的とす
る

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するため、半導体基板に形成されている電界効果型ト
ランジスタと、該半導体基板から立設し、該電界効果型
トランジスタの拡散層と接続している柱状の下部電極
と、該下部電極の一部又は全部を被覆する強誘電体膜
と、該強誘電体膜を被覆する上部電極とを有することを
特徴とする強誘電体メモリを提供する。

【０００９】また、本発明は、上記目的を達成するた
め、半導体基板に電界効果型トランジスタを形成する工
程と、該電界効果型トランジスタを層間絶縁膜と犠牲膜
とで順次埋める工程と、該犠牲膜と層間絶縁膜とを貫通
して該電界効果型トランジスタの拡散層に達する接続孔
を形成する工程と、該接続孔を導電性材料で埋めて柱状
の下部電極を形成する工程と、該犠牲膜を除去して該柱
状下部電極を露出させる工程と、該露出した柱状下部電
極を強誘電体膜で被覆する工程と、該強誘電体膜を上部
電極で被覆する工程とを有することを特徴とする強誘電
体メモリの製造方法を提供する。

【００１０】本発明の強誘電体メモリのキャパシタは、
選択トランジスタの拡散層と接続され、基板から立設す
る柱状の下部電極とこれを被覆する強誘電体膜と更に強
誘電体膜を被覆する上部電極とで構成されている。その
ため、キャパシタが柱状であり少ない占有面積で表面積
を大きくできるので、セル面積の縮小化が容易である。

【００１１】また、本発明の強誘電体メモリの製造方法
は、半導体基板面に絶縁膜を形成し、この絶縁膜に半導
体基板面に達する接続孔を形成した後、これを導電性材
料で埋め込み、プラグを形成するのと同じ工程で柱状の
下部電極を形成するので、工程が簡単であり、コスト的
に有利である。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は、下記の実施の形態に
限定されるものではない。本発明の強誘電体メモリのセ
ル部の断面構造の一例を図１に示す。この強誘電体メモ
リは、１Ｔ／１Ｃセル構成であり、その平面図は図６に
示した従来のものと基本的に変わりがない。そのため、
図６と同一構成部分には同一符号を付す。

【００１３】この強誘電体メモリ１は、半導体基板Ｓｕ
ｂに図面上一対の選択トランジスタＳＴが形成され、こ
れらの選択トランジスタＳＴを覆う層間絶縁膜上にキャ
パシタＣａｐが形成されている。キャパシタＣａｐは、
選択トランジスタＳＴのソースＳから柱状の下部電極Ｂ
Ｅが選択トランジスタＳＴを覆う層間絶縁膜を突き抜け
て立設しており、下部電極ＢＥは、基板Ｓｕｂの拡散層
に接続されているコンタクトプラグがそのまま下部電極
ＢＥを構成するような構造となっている。層間絶縁膜を
突き抜けた柱状下部電極ＢＥを強誘電体膜ＦＥが覆って
おり、更に強誘電体膜ＦＥを上部電極ＴＥが覆ってキャ
パシタＣａｐが構成されている。なお、本発明の強誘電
体メモリには、これらの下部電極ＢＥ、強誘電体膜Ｆ
Ｅ、上部電極ＴＥ以外にこれらの間、又はこれらと他の
部材との間に酸化防止膜、密着層、水素透過防止膜等を
有していてもよい。

【００１４】一対の選択トランジスタＳＴの共通のドレ
インＤにはビット線ＢＬが接続されて配線されている。
選択トランジスタＳＴのゲート電極は、ワード線ＷＬに
より構成されており、キャパシタＣａｐの上部電極ＴＥ
は、プレート線ＰＬにより構成されている。

【００１５】このような強誘電体メモリ１は、キャパシ
タＣａｐの下部電極ＢＥが柱状であるので、立体化によ
り下部電極ＢＥの表面積は増大しているが、専有面積は
従来より縮小化している。下部電極ＢＥの有効寸法（強
誘電体膜で覆われている部分）は、必要とする強誘電体
の残留電荷によって決定される。例えば強誘電体膜にＳ
ＢＴを用いた場合、ビット線容量を１００ｆＦ、残留電
荷を１０μＣ／ｃｍ²とすると、キャパシタの面積は、
０．２５μｍデザインルールの場合、１０Ｆ²、０．１
８μｍデザインルールの場合、１７Ｆ²が必要である。
そのため、下部電極を図６に示すような円柱状と仮定し
て必要な高さを計算すると、円筒の直径をデザインルー
ルＦとし、円筒の頂部の面積を計算から除くと、図１に
おける強誘電体膜で被覆されている部分の下部電極の有
効高さｈは、０．２５μｍデザインルールでは、約３Ｆ
（０．７５μｍ）、０．１８μｍデザインルールでは約
５Ｆ（０．９μｍ）が必要である。この有効高さｈは、
下部電極ＢＥの外径がＦより大きくなれば低くできるこ
とは当然である。

【００１６】また、本発明の強誘電体メモリの他の形態
を図２に示す。この強誘電体メモリ１’は、キャパシタ
構造が図１に示した構造とやや異なる他は同様であるの
で、同一構成部分には同一の符号を付す。この強誘電体
メモリ１’のキャパシタＣａｐは、下部電極ＢＥの頂部
が強誘電体膜ＦＥで覆われておらず、また、上部電極Ｔ
Ｅの上端は強誘電体膜ＦＥの上端より低く形成され、上
部電極ＴＥと下部電極ＢＥの端部相互を離間させて接続
しないような構造となっている。

【００１７】このようなキャパシタ構造Ｃａｐは、キャ
パシタ上端における角の電界集中を避けることができる
構造となっている。次に、図１に示した構造の強誘電体
メモリの製造方法について、図３、図４を参照して説明
する。まず、図３（ａ）に示す構造に至る工程を説明す
る。はじめに、通常のトランジスタプロセスにより、半
導体基板に選択トランジスタを形成する。これは、例え
ば半導体基板１０の表面をシリコン窒化膜で活性領域を
保護して熱酸化することにより、素子分離絶縁膜２１を
形成して素子分離を行う。その後、シリコン窒化膜を除
去して熱酸化法などで図示しないゲート絶縁膜を形成
し、その上にポリシリコン、ポリサイド、酸化シリコン
等を堆積した後パターニングしてワード線（ゲート電
極）３１を形成する。その後、不純物をイオン注入して
ＬＤＤを形成し、更に絶縁膜を堆積した後エッチバック
することでワード線３１の側壁にサイドウオールを形成
する。イオン注入でソース・ドレインを形成する。更
に、ポリシリコン、ポリサイド、銅等から選ばれる導電
性材料を堆積した後パターニングして、ビット線３２を
形成する。次いで、層間絶縁膜２２を堆積して選択トラ
ンジスタＳＴ、ビット線３２を埋め込んだ後、この層間
絶縁膜を例えばＣＭＰ（Chemical Mechanical polishin
g）により平坦化する。次いで、エッチングストッパー
膜としてシリコン窒化膜２３を成膜し、更に犠牲層２４
として連続してＳｉＯ₂等のエッチングストッパー膜２
３とエッチング選択比がとれる材料をＣＶＤやＳＯＧ法
を用いて形成する。このときのエッチングストッパー膜
２３と犠牲層２４の厚さの合計ｈ₁は、上記した必要な
円柱の表面積となるようにコンタクトホールの径φと有
効高さｈから算出される。このときのコンタクトホール
ＣＨの径φはデザインルールＦとすることができるが、
表面積を大きくし、コンタクトホールのアスペクト比を
小さくする観点から、周囲との関係で可能な限り太くす
ることが好ましい。そして、レジストをパターニングし
た後、選択トランジスタＳＴのソース領域Ｓとなる部分
に達するように、コンタクトホールＣＨを、反応性イオ
ンエッチング法などで犠牲層２４、エッチングストッパ
ー層２３、層間絶縁膜２２を順次エッチングして形成す
る。これにより、図３（ａ）に示す構造を得ることがで
きる。

【００１８】その後、図３（ｂ）に示すように、例えば
白金、ルテニウム酸化物等の電極材料を成膜した後エッ
チバックすることにより、コンタクトホールＣＨを埋
め、下部電極４１及び下部電極を半導体層と接続するプ
ラグ４１ａを同時に形成することができる。なお、電極
材料としては、強誘電体膜３２が、下地の影響を受けに
くいＣＶＤで形成したＳｒＢｉ₂Ｔａ₂Ｏ₉等のビスマス
系層状構造ベロブスカイト型材料を用いれば、例えばポ
リシリコンなどでも可能である。このポリシリコンをプ
ラグ材料に用いることにより、従来の手法を用いること
ができるため、容易に下部電極を形成することができ
る。

【００１９】次に、弗酸系の溶液により犠牲膜２４を除
去し、燐酸系の溶液によりエッチングストッパー膜２３
をそれぞれ除去する。これにより、図３（ｃ）に示すよ
うに、犠牲膜２４とエッチングストッパー膜２３で覆わ
れていた柱状の下部電極４１が露出し、層間絶縁膜２２
上に立設する状態となる。

【００２０】その後、図４（ｄ）に示すように、強誘電
体膜４２を成膜する。この強誘電体の種類としては、Ｐ
ｂＺｒ_yＴｉ_1-yＯ₃、ＰｂＴｉＯ₃等の鉛系化合物、Ｓｒ
Ｂｉ₂Ｔａ₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₂等のビスマス系層状構
造ベロブスカイト型、Ｂａ_1-zＳｒ_zＴｉＯ₃、ＢａＭｇ
Ｆ₄等を例示することができる。これらの強誘電体は、
ＣＶＤ法、ＭＯＣＶＤ（Metal Organic Chemical Vapou
r Deposition）法、レーザーアブレーション法、スパッ
タリング法等カバレッジの良い方法で堆積した後、必要
により酸素を含む雰囲気下でアニーリングすることによ
り形成することができる。好ましい強誘電体膜として
は、ＣＶＤで形成したＳｒＢｉ ₂Ｔａ₂Ｏ₉のビスマス系
層状構造ベロブスカイト型である。強誘電体膜４２の厚
さは、例えば２００〜３００ｎｍ程度とすることができ
る。強誘電体膜４２を成膜した後、白金などの上部電極
４３を例えばＲＦスパッタリング法などで１００〜２０
０ｎｍの厚さで成膜する。

【００２１】次いで、図４（ｅ）に示すように、プレー
ト配線を形成するレジストパターンＲ１を形成し、上部
電極４３、強誘電体膜４２を例えばイオンミリング法な
どで同時にエッチングし、レジストＲ１を除去して図１
に示したような構造を得ることができる。以降の工程は
通常のメタル配線工程により強誘電体メモリが完成す
る。

【００２２】このような工程によれば、下部電極４１
は、基板の拡散層にプラグを形成するのと同じ工程、即
ち、コンタクトホールＣＨを形成した後コンタクトホー
ルＣＨを導電性材料で埋める工程で形成できるので、自
己整合的に下部電極を形成でき、マスクの削減、プロセ
スの簡略化を図ることができる。また、下部電極の平面
積を最小寸法にできるため、上部電極４２の膜厚を大き
くでき、今まで問題となっていた上部電極を兼ねるプレ
ート線の高抵抗化を改善することができる。

【００２３】また、下部電極をポリシリコンで構成し、
強誘電体膜を下地の影響を受けにくいＣＶＤで形成した
ＳｒＢｉ₂Ｔａ₂Ｏ₉等のビスマス系層状構造ベロブスカ
イト型材料で構成することにより、従来の強誘電体膜が
酸化シリコン、シリコン上では配向性がなく、必要な特
性が得られないのに対し、従来より用いられているポリ
プラグの上に配向性の良好な強誘電体膜を形成すること
ができる。そのため、高集積強誘電体膜のキャパシタ構
造は、下部電極の側面を積極的に利用する必要がある
が、下部電極と強誘電体膜の材料の組み合わせにより、
ポリシリコンプラグをそのまま下部電極として利用する
セル構造を実現することができる。

【００２４】一方、図２に示したキャパシタ構造を得る
には、例えば次のような工程で実現することができる。
即ち、露出した柱状下部電極４１を覆う強誘電体膜４２
を成膜する工程までは、図５（ａ）に示すように、上記
と同様の工程を経る。そして、図５（ｂ）に示すよう
に、強誘電体膜４２をエッチバックすることにより、柱
状下部電極４１の側壁に強誘電体膜４２を残存させると
共に、柱状下部電極４１の頂部を露出させる。その後、
上部電極４３となる薄膜をＣＶＤ法等で成膜した後、レ
ジスタを塗布して上部電極の頂上部を露出させてエッチ
バックし、強誘電体膜４１上の上部電極４３の上端縁を
強誘電体４２の上端縁よりやや下方になるようにして、
下部電極４１と上部電極４３とが短絡することを防止す
る。更に、上部電極膜を配線として機能させるためのパ
ターニングを行う。以降の工程は通常のメタル配線工程
により強誘電体メモリが完成する。

【００２５】このキャパシタ構造ではコーナー部を使用
しないのでヒステリシス特性の歪み、リーク特性の劣化
を抑えられるので高品質の強誘電体メモリが得られる。
また、上記説明ではプレート電極は分離させているが、
プレート電極に１／２Ｖｃｃ固定の電圧を印加し、上部
電極に０Ｖ又はＶｃｃを印加する場合は、プレート電極
を共通とすることができるため、分離させる必要が無く
なる。

【００２６】

【発明の効果】本発明の強誘電体メモリは、セルの専有
面積が小さく蓄積電荷量の大きなキャパシタを有する。
また、本発明の強誘電体メモリの製造方法は、かかる強
誘電体メモリを容易に製造することができる。

【図面の簡単な説明】

【図１】本発明の強誘電体メモリの一形態を示す断面図
である。

【図２】本発明の強誘電体メモリの他の形態を示す断面
図である。

【図３】（ａ）〜（ｃ）は、図１に示した構造を製造す
る工程を示すそれぞれ断面図である。

【図４】（ｄ）〜（ｆ）は、図３に続く工程を示すそれ
ぞれ断面図である。

【図５】（ａ）〜（ｃ）は、図２に示した構造を得る工
程を示すそれぞれ断面図である。

【図６】円筒型の下部電極を示す概略斜視図である。

【図７】従来の強誘電体メモリを示すもので、（Ａ）は
セルのレイアウトを示す平面図、（Ｂ）は（Ａ）のＡ−
Ａ’線に沿った断面図である。

【図８】他の従来の強誘電体メモリを示す断面図であ
る。

【符号の説明】

ＷＬ…ワード線、ＢＬ…ビット線、Ｓｕｂ…基板、Ｃａ
ｐ…キャパシタ、ＢＥ…下部電極、ＦＥ…強誘電体膜、
ＴＥ…上部電極、ＳＴ…選択トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者広中克行東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者杉山正隆東京都品川区北品川６丁目７番35号ソニー株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成されている電界効果型ト
ランジスタと、該半導体基板から立設し、該電界効果型トランジスタの
拡散層と接続している柱状の下部電極と、該下部電極の一部又は全部を被覆する強誘電体膜と、該強誘電体膜を被覆する上部電極とを有することを特徴
とする強誘電体メモリ。
【請求項２】下部電極がポリシリコンで構成され、強誘
電体膜が、ＣＶＤで形成され、ペロブスカイト結晶構造
が酸化ビスマスの層で挟まれた構造を有する請求項１記
載の強誘電体メモリ。
【請求項３】半導体基板に電界効果型トランジスタを形
成する工程と、該電界効果型トランジスタを層間絶縁膜と犠牲膜とで順
次埋める工程と、該犠牲膜と層間絶縁膜とを貫通して該電界効果型トラン
ジスタの拡散層に達する接続孔を形成する工程と、該接続孔を導電性材料で埋めて柱状の下部電極を形成す
る工程と、該犠牲膜を除去して該柱状下部電極を露出させる工程
と、該露出した柱状下部電極を強誘電体膜で被覆する工程
と、該強誘電体膜を上部電極で被覆する工程とを有すること
を特徴とする強誘電体メモリの製造方法。