KR100291565B1 - 매립형 플레이트 전극을 가진 집적 반도체 메모리 장치 - Google Patents

매립형 플레이트 전극을 가진 집적 반도체 메모리 장치 Download PDF

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칼 하인쯔 호르닝어
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Abstract

본 발명은 메모리 커패시터의 제 1 전극(16)에 접속된 다수의 선택 트랜지스터를 포함하는 반도체 메모리 장치에 관한 것이다. 메모리 커패시터의 제 2 전극(18)은 반도체 바디에서 선택 트랜지스터의 하부에 있는 공통 플레이트(14)에 접속된다. 메모리 커패시터는 소오스 영역(4) 위의 절연층(10)의 리세스 측면에 배치된다. 메모리 유전체(20)는 바람직하게는 강유전 특성을 갖는다.

Description

매립형 플레이트 전극을 가진 집적 반도체 메모리 장치 {INTEGRATED SEMICONDUCTOR STORAGE ASSEMBLY WITH BURIED-PLATE ELECTRODE}
이러한 메모리 장치에서는 선택 트랜지스터 위의 절연층의 메인 표면상에서 부가 공간이 와이어링을 위해 사용될 수 있다.
이러한 메모리 장치는 독일 특허 공개 제 38 40 559 A1호에 공지되어 있다. 거기에 설명된 메모리 장치는 소오스 영역 하부에 배치된 하나의 메모리 커패시터를 포함한다. 상기 메모리 커패시터의 제 1 전극은 소오스 영역에 도전 접속된다. 메모리 커패시터의 제 2 전극은 소오스 영역의 하부에 배치된 하나의 공통 플레이트에 접속된다.
독일 특허 공개 제 39 31 381 A1호에는 기판내에서 선택 트랜지스터의 하부에 배치된 스위칭 소자를 가진 메모리 장치가 공지되어 있다. 상기 스위칭 소자는 메모리 커패시터로 형성될 수 있다. 상기 메모리 커패시터의 제 1 전극은 선택 트랜지스터의 소오스 영역에 그리고 상기 메모리 커패시터의 제 2 전극은 매립된 와이어링 평면으로서 형성된 공통 플레이트에 접속된다.
미국 특허 제 47 94 434호에는 메모리 커패시터의 제 1 전극에 접속된 소오스 영역을 가진 다수의 선택 트랜지스터를 포함하는 메모리 장치가 공지되어 있다. 메모리 커패시터는 기판에서 소오스 영역의 하부에 배치되고, 상기 소오스 영역의 제 2 전극은 소오스 영역으로부터 전기 절연된 도전 기판 영역으로 형성된다.
미국 특허 제 53 09 008호에는 메모리 커패시터의 제 1 전극에 접속된 소오스 영역을 가진 다수의 선택 트랜지스터를 포함하는 메모리 장치가 공지되어 있다. 메모리 커패시터는 기판내에 배치되고, 상기 기판내에는 또한 소오스 영역이 배치된다. 메모리 커패시터의 제 2 전극은 소오스 영역의 하부에 배치된 공통 플레이트에 접속된다.
공지된 메모리 장치의 단점은 제조 공정 동안 선택 트랜지스터의 제조 전에 제조되어야 하는 메모리 커패시터의 공간적 배치에 있다. 특히, 예컨대 강유전 메모리 유전체와 같은 특별한 메모리 유전체의 사용시, 상기 메모리 유전체에 의해 선택 트랜지스터의 제조를 위해 적용되는 반도체 공정의 불순물이 야기될 수 있다.
본 발명은 다수의 동일한 형태의 메모리 셀로 이루어지며,
- 드레인 영역, 소오스 영역 및 게이트를 포함하는 선택 트랜지스터를 포함하고,
- 상기 소오스 영역 및 드레인 영역이 반도체 바디내에 배치되고, 상기 게이트가 반도체 바디 위에 배치된 절연층내에 배치되며,
- 제 1 전극, 제 2 전극 및 상기 2개의 전극 사이에 배치된 메모리 유전체를 포함하는 메모리 커패시터를 포함하고,
- 제 1 전극이 선택 트랜지스터의 소오스 영역에 도전 접속되며,
- 제 2 전극이 소오스 영역 하부에 있는 공통 플레이트에 도전 접속되는 집적 반도체 메모리 장치, 및 그 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치의 제 1 실시예이고,
도 2는 본 발명에 따른 반도체 메모리 장치의 제 2 실시예이며,
도 3은 본 발명에 따른 반도체 메모리 장치의 평면도이다.
본 발명의 목적은 제 1 메인 표면 상의 부가 공간이 와이어링을 위해 사용될 수 있고 특히 전술한 문제점 없이 공지된 방법으로 용이하게 제조될 수 있는 반도체 메모리 장치를 제공하는 것이다. 본 발명의 또다른 목적은 이러한 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
반도체 메모리 장치에 관련한 상기 목적은
메모리 커패시터가 소오스 영역 위에서 절연층의 리세스 측면에 배치됨으로써 달성된다.
상기 반도체 메모리 장치에서는 간단한 방식으로 선택 트랜지스터로 이루어진 가급적 조립식 장치가 메모리 장치의 제조를 위해 사용된다. 메모리 커패시터의 제조는 선택 트랜지스터의 제조와는 공간적으로 분리되어 이루어진다; 따라서, 선택 트랜지스터의 제조를 위해 적용된 반도체 공정의 불순물 위험이 제거된다.
본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명의 실시예에서는 강유전 물질이 메모리 유전체로서 사용된다. 이러한 강유전 물질은 메모리 커패시터에 전하의 형태로 저장된 정보가 공급 전압의 중단 후에도 유지되고 정보가 규칙적인 간격으로 리프레시되지 않아도 된다는 장점을 갖는다. 상기 리프레시는 상류전 특성을 가진 유전체가 사용되는 통상의 반도체 메모리 장치에서는 누설 전류 발생으로 인해 필수적이다.
메모리 유전체에 사용된, 지금까지 공지된 강유전 재료의 대부분의 강유전 특성은 온도에 의존한다. 강유전 물질은 그것에 대한 특성 온도 미만에서 강유전 상태인 한편, 상기 특성 온도를 초과하는 온도에서는 상류전 상태이다. 상류전 상태에서 유전 상수는 지금까지 사용된 메모리 유전체의 유전 상수 보다 현저히 높다. 강유전 특성을 세팅하는 온도가 몇가지 강유전 재료에서는 매우 낮으므로, 기술적 면에서 이러한 강유전 물질의 사용은 상류전 상태에서만 이루어진다. 상류전 상태에서 상기 강유전 물질의 유전 상수는 10 보다, 바람직하게는 100 보다 크다.
본 발명의 실시예에서는 메모리 유전체가 10 보다 큰 유전 상수를 갖는다. 이러한 메모리 유전체에 대한 재료로는 예컨대 그것에 대한 특성 온도 보다 높은 온도에서 사용되는 전술한 강유전 재료가 있다.
본 발명의 실시예에서는 메모리 유전체가 산화 유전체이다. 산화 유전체의 부류에는 예컨대 SBTN, SrBi2(Ta1-xNbx)2O9, SBT SrBi2Ta2O9, PZT (Pb, Zr)TiO3, BST (Ba, Sr)TiO3또는 ST SrTiO3가 있다. 일반식(Pb, Zr)TiO3은 PbxZr1-xTiO3을 나타낸다. 상기 기판에서 Pb 및 Zr의 양은 변동될 수 있다. Pb 및 Zr의 비율은 상기 유전체의 온도 특성을 거의 결정한다. 즉, 기판이 강유전 특성 또는 상류전 특성을 갖는 온도를 결정한다. 일반식(Ba, Sr)TiO3는 BaxSr1-xTiO3를 나타내며, 상기 기판에서 온도 특성은 Ba 대 Sr의 비율에 의해 거의 결정될 수 있다. 상기 물질의 리스트가 완전한 것은 결코 아니다. 메모리 유전체로서 상기 물질 중 하나를 선택하는 것은 제조 공정 동안의 처리 팩터, 및 반도체 메모리 장치의 사용 동안의 팩터, 예컨대 주변 온도에 많이 의존한다.
높은 유전 상수를 가진 이러한 재료를 사용하면, 적은 커패시터 표면에서도 충분한 용량을 가진 메모리 커패시터가 제조될 수 있다.
본 발명의 또다른 실시예에서 절연층의 리세스는 소오스 영역 위에 바람직하게는 중앙에 배치된다.
본 발명의 또다른 실시예에서, 각각의 메모리 셀의 제 2 전극은 하부로 소오스 영역 및 반도체 바디를 통해 연장된 도전 접속부를 통해 공통 플레이트에 접속된다.
상기 도전 접속부를 소오스 영역 및 반도체 바디에 대해 절연시키기 위해, 본 발명의 실시예에서는 메모리 유전체가 하부로 소오스 영역 및 반도체 바디를 통해 공통 플레이트에까지 연장되어 도전 접속부를 둘러싼다. 도전 접속부와 메모리 유전체 사이에서 제 2 전극이 하부로 소오스 영역 및 반도체 바디를 통해 공통 플레이트에 까지 연장될 수 있다.
본 발명의 또다른 실시예에서, 도전 접속부는 예컨대 반도체 산화물로 이루어질 수 있는 절연 칼라에 의해 소오스 영역 및 반도체 바디에 대해 절연된다.
선택 트랜지스터의 하부에 있는 공통 플레이트가 반도체 바디의 부분일 수 있고, 상기 부분은 충분한 전기 전도성을 갖기 위해 도핑된다.
반도체 메모리 장치를 제조하기 위한 방법은 청구항 제 12항 내지 15항에 제시된다.
이하, 첨부된 도면을 참고로 본 발명의 실시예를 구체적으로 설명한다.
도면에서 동일한 의미를 가진 동일한 부품은 동일한 도면 부호를 갖는다.
도 1은 본 발명에 따른 반도체 메모리 장치(1)의 한 섹션의 횡단면도이다. 도면에는 반도체 메모리 장치(1)의 하나의 메모리 셀이 도시된다. 메모리 셀은 반도체 바디(12)내에 배치된 소오스 영역(4) 및 드레인 영역(6)을 포함하는 선택 트랜지스터를 갖는다. 반도체 바디(12) 위에는 절연층(10)이 배치되고, 상기 절연층(10)내에는 선택 트랜지스터의 게이트(8)가 배치된다. 게이트(8)와 반도체 바디(12) 사이에는 절연층(10)의 얇은 영역이 배치된다. 소오스 및 드레인 영역(4, 6)은 예컨대 반도체 바디(12)의 도전 타입에 대해 상보적으로 도핑된 반도체 바디(12)이 영역으로 이루어지는 한편, 게이트는 예컨대 폴리실리콘으로 이루어질 수 있다. 절연층(10)에 대한 재료로는 예컨대 이산화실리콘(SiO2) 또는 질화실리콘(Si3N4)이 사용될 수 있다.
도 1에 나타나는 바와 같이, 하나의 공통 플레이트(14)가 반도체 바디(12)내의 소오스 및 드레인 영역(4, 6)의 하부에 배치된다. 공통 플레이트(14)는 반도체 바디(12)의 도핑 영역일 수 있다. 절연층(10)에서 소오스 영역(4) 위에는 리세스(26)가 배치된다. 상기 리세스(26)의 측면에는 제 1 전극(16)이 제공된다. 리세스(26)가 절연층(10)에서 소오스 영역(4)에 까지 이르므로, 제 1 전극(16)이 소오스 영역(4)에 도전 접속된다. 제 2 리세스(29)는 반도체 바디의 제 2 메인 표면(30)으로부터 하부로 소오스 영역(4) 및 반도체 바디(12)를 통해 공통 플레이트(14)에 까지 연장된다. 제 1 전극(16) 위에 그리고 제 2 리세스(29)의 측면에는 메모리 유전체(20)가 제공된다. 상기 메모리 유전체(20) 위에는 재차 제 2 전극(18)이 배치된다. 제 1 전극(16), 메모리 유전체(20) 및 제 2 전극(18)은 절연층(10)의 리세스(26) 영역에서 메모리 커패시터를 형성하는 한편, 제 2 리세스(29)의 영역에서 메모리 유전체(20)는 제 2 전극(18)을 소오스 영역(4) 및 반도체 바디(12)에 대해 절연시킨다. 제 1 전극(16)과 소오스 영역(4) 사이에 그리고 메모리 유전체(20)와 소오스 영역(4) 사이에 배리어층이 배치된다. 상기 배리어층은 반도체 메모리 장치의 제조 공정 동안 메모리 유전체(20)의 제공시 산화로부터 소오스 영역(4)을 보호한다. 배리어층은 특히 메모리 유전체(20)로서 강유전 물질의 사용시 중요하다. 배리어층은 예컨대 TiN, WN, WTiN 또는 TaN으로 이루어질 수 있다. 제 2 전극(18)은 공통 플레이트(14)에 도전 접속되고, 제 2 전극(18)의 내부에 있는 사이 공간은 도전 물질로 채워진다. 상기 도전 물질은 도전 접속부(24)을 형성하고 공통 플레이트(14)로부터 제 2 전극(18)으로의 전하 전송을 개선시킨다. 도전 접속부(24)는 예컨대 폴리실리콘으로 이루어질 수 있고, 2개의 전극(16, 18)을 제조하기 위한 재료로는 백금이 있다.
도 1에 나타나는 바와 같이, 절연층(10)의 제 1 메인 표면(2)의 영역이 상부로 노출됨으로써, 상기 영역이 특히 반도체 메모리 장치(1)의 와이어링을 위해 사용될 수 있다. 도시된 실시예에는, 예컨대 반도체 메모리 장치의 내부에서 와이어링을 위한 워드 라인 및 비트 라인, 및 다른 와이어링은 도시되어 있지 않다.
도 2는 반도체 메모리 장치(1)의 다른 실시예의 횡단면도이다. 도 2에 도시된 메모리 셀은 하나의 메모리 커패시터를 갖는다. 상기 메모리 커패시터는 선택 트랜지스터의 소오스 영역(4) 위에서 절연층(10)의 리세스(26)의 측면에 배치된다. 메모리 커패시터의 제 1 전극(16)은 소오스 영역(4)에 도전 접속된다. 제 1 전극(16) 위에 메모리 유전체(20)가 제공되고, 상기 메모리 유전체(20) 위에 제 2 전극(18)이 제공된다. 메모리 유전체(20)는 제 1 전극(16) 및 제 2 전극(18) 및 소오스 영역(4)을 서로 절연시킨다. 제 1 전극(16)과 소오스 영역(4) 사이에 그리고 메모리 유전체(20)와 소오스 영역(4) 사이에 배리어층이 배치될 수 있다. 상기 배리어층은 반도체 메모리 장치의 제조 공정 동안 메모리 유전체(20)의 제공시 산화로부터 소오스 영역(4)을 보호한다. 배리어층(4)은 특히 메모리 유전체(20)로서 강유전 물질의 사용시 중요하다. 배리어층은 예컨대 TiN, WN, WTiN 또는 TaN으로 이루어질 수 있다. 도시된 실시예에서 제 2 리세스(29)는 반도체 메모리 장치(12)의 제 2 메인 표면(30)으로부터 소오스 영역(4) 및 반도체 바디(12)를 통해 하부로 공통 플레이트(14)에 까지 연장된다. 제 2 리세스(29)의 측면에는 절연 칼라(28)가 제공되고, 상기 절연 칼라는 상부로 제 2 전극(18)에 의해 형성된 리세스까지 연장되며 제 2 전극(18)의 영역을 커버한다. 제 2 전극(18) 및 절연 칼라(28)의 내부에 형성된 사이 공간이 도전 물질로 채워짐으로써, 도전 접속부(24)가 형성된다. 도전 접속부(24)는 절연 칼라(18)에 의해 소오스 영역(4) 및 반도체 바디(12)에 대해 절연된다. 제 2 전극(18)은 도전 접속부(24)에 의해 공통 플레이트(14)에 접속된다.
도 3에는 도 1 또는 2에 도시된 반도체 메모리 장치의 평면도가 도시된다. 절연층(10)이 형성되고, 상기 절연층(10)내에는 본 실시예에서 직사각형인 리세스(26)가 배치되며, 상기 리세스(26)의 측면에는 제 1 전극(16)이 제공된다. 제 1 전극(16)에는 유전체층(20)이 제공되고, 상기 유전체층(20)에는 제 2 전극(18)이 제공된다. 제 2 전극(18)의 내부에 형성된 사이 공간은 도전 접속부(24)로 채워진다.

Claims (14)

  1. 다수의 동일한 형태의 메모리 셀로 이루어지며,
    - 드레인 영역(6), 소오스 영역(4) 및 게이트(8)를 포함하는 선택 트랜지스터를 포함하고,
    - 상기 소오스 영역(4) 및 드레인 영역(6)이 반도체 바디(12)내에 배치되고, 상기 게이트(8)가 반도체 바디(12) 위에 배치된 절연층(10)내에 배치되며,
    - 제 1 전극(16), 제 2 전극(18) 및 상기 2개의 전극(16, 18) 사이에 배치된 메모리 유전체(20)를 포함하는 메모리 커패시터를 포함하고,
    - 제 1 전극(16)이 선택 트랜지스터의 소오스 영역(4)에 도전 접속되며,
    - 제 2 전극(18)이 소오스 영역(4)의 하부에 있는 공통 플레이트(14)에 도전 접속되는 집적 반도체 메모리 장치에 있어서,
    메모리 커패시터가 소오스 영역(4) 위에서 절연층(10)의 리세스(26) 측면에 배치되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  2. 제 1항에 있어서, 메모리 유전체(20)가 강유전 특성을 갖는 것을 특징으로 하는 집적 반도체 메모리 장치.
  3. 제 1항 또는 2항에 있어서, 메모리 유전체(20)가 10 보다 큰 유전 상수를 갖는 것을 특징으로 하는 집적 반도체 메모리 장치.
  4. 제 1항 또는 2항에 있어서, 메모리 유전체(20)가 산화 유전체, 특히 SBTN SrBi2(Ta1-xNbx)2O9, SBT SrBi2Ta2O9, PZT (Pb, Zr)TiO3, BST (Ba, Sr)TiO3또는 ST SrTiO3인 것을 특징으로 하는 집적 반도체 메모리 장치.
  5. 제 1항 또는 2항에 있어서, 리세스(26)가 소오스 영역(4) 위에 중앙에 배치되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  6. 제 1항 또는 2항에 있어서, 제 2 전극(18)이 하부로 소오스 영역(4) 및 반도체 바디(12)를 통해 연장된 도전 접속부(24)를 통해 공통 플레이트(14)에 접속되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  7. 제 6항에 있어서, 메모리 유전체(20)가 하부로 소오스 영역(4) 및 반도체 바디(12)을 통해 공통 플레이트(14)에 까지 연장되고 도전 접속부(24)를 둘러 싸는 것을 특징으로 하는 집적 반도체 메모리 장치.
  8. 제 6항에 있어서, 메모리 유전체(20) 및 제 2 전극(18)이 하부로 소오스 영역(4) 및 반도체 바디(12)를 통해 공통 플레이트(14)에 까지 연장되고 도전 접속부(24)를 둘러싸는 것을 특징으로 하는 집적 반도체 메모리 장치.
  9. 제 6항에 있어서, 절연 칼라(28)가 하부로 소오스 영역(4) 및 반도체 바디(12)를 통해 공통 플레이트(14)에 까지 연장되고, 소오스 영역(4) 및 반도체 바디(12)의 영역에서 도전 접속부(24)를 둘러 싸는 것을 특징으로 하는 집적 반도체 메모리 장치.
  10. 제 1항, 2항, 7항, 8항 또는 9항에 있어서, 공통 플레이트(14)가 반도체 바디(12)의 도핑 영역인 것을 특징으로 하는 집적 반도체 메모리 장치.
  11. 11.1 반도체 바디(12)를 준비하는 단계,
    11.2 특히, 반도체 바디(12)내에 도펀트의 깊은 주입에 의해 공통의 플레이트(14)를 제조하는 단계,
    11.3 반도체 바디(12) 위에 배치된 절연층(10)에서 반도체 바디(12) 및 게이트(8)의 도핑에 의해 소오스 및 드레인 영역(4, 6)을 형성함으로써 선택 트랜지스터로 이루어진 장치를 제조하는 단계,
    11.4 소오스 영역(4) 위의 절연층(10)내로 리세스을 에칭하는 단계,
    11.5 리세스(26)의 측면에 제 1 전극(16)을 제공하는 단계,
    11.6 제 2 리세스(29)를 형성하기 위해 소오스 영역(4) 및 반도체 바디(12)를 통해 공통 플레이트(14)에 까지 리세스(26)를 부가 에칭하는 단계,
    11.7 제 1 전극(16) 중 하나 위에 그리고 제 2 리세스(29)의 측면에 메모리 유전체(20) 및 제 2 전극(18)을 디포짓하는 단계,
    11.8 도전 접속부(24)를 형성하기 위해 제 2 전극(18) 내부에 형성된 사이 공간을 도전 물질로 채우는 단계
    를 포함하는 제 1항 내지 10항 중 어느 한 항에 따른 반도체 메모리 장치의 제조 방법.
  12. 제 11항에 있어서, 11.6 내지 11.8의 단계가 하기 단계로 대체되는 것을 특징으로 하는 방법:
    - 제 1 전극(16) 중 하나 위에 메모리 유전체(20) 및 제 2 전극(18)을 제공하는 단계,
    - 제 2 리세스(29)를 형성하기 위해, 소오스 영역(4) 및 반도체 바디(12)를 통해 공통의 플레이트(14)에 까지 리세스(26)을 부가 에칭하는 단계,
    - 제 2 전극(18) 중 하나 위에 그리고 제 2 리세스(29)의 측면에 절연층을 디포짓하는 단계,
    - 절연 칼라(29)를 형성하기 위해 제 2 전극(18)의 영역으로부터 절연층을 제거하는 단계,
    - 도전 접속부(24)를 형성하기 위해, 제 2 전극(18)과 절연 칼라(28)의 내부에 형성된 사이 공간을 도전 물질로 채우는 단계.
  13. 제 11항 또는 12항에 있어서, 제 1 전극(16)의 제공 전에, 배리어층, 특히 TiN, WN, WTiN 또는 TaN이 소오스 영역(4) 위에 제공되는 것을 특징으로 하는 방법.
  14. 제 11항에 있어서, 메모리 유전체(20)의 디포지션 전에, 배리어층, 특히 TiN, WN, WTiN 또는 TaN이 소오스 영역(4) 위에 제공되는 것을 특징으로 하는 방법.
KR1019997002211A 1996-09-30 1999-03-16 매립형 플레이트 전극을 가진 집적 반도체 메모리 장치 KR100291565B1 (ko)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9305929B1 (en) * 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
CN117337029A (zh) * 2022-06-24 2024-01-02 长鑫存储技术有限公司 一种半导体结构及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900001836B1 (ko) * 1985-07-02 1990-03-24 마쯔시다덴기산교 가부시기가이샤 반도체기억장치 및 그 제조방법
DE3780840T2 (de) * 1986-03-03 1993-03-25 Fujitsu Ltd Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff.
US4794434A (en) * 1987-07-06 1988-12-27 Motorola, Inc. Trench cell for a dram
JPH0797626B2 (ja) * 1987-10-31 1995-10-18 日本電気株式会社 Ｍｉｓ型半導体記憶装置
JPH01146354A (ja) * 1987-12-02 1989-06-08 Mitsubishi Electric Corp 半導体記憶装置
JPH0262073A (ja) * 1988-08-26 1990-03-01 Mitsubishi Electric Corp 半導体記憶装置
JPH0272663A (ja) * 1988-09-07 1990-03-12 Fujitsu Ltd 半導体記憶装置
US5225698A (en) * 1989-08-12 1993-07-06 Samsung Electronics Co., Inc. Semi-conductor device with stacked trench capacitor
DE3931381A1 (de) * 1989-09-20 1991-03-28 Siemens Ag Halbleiterschichtaufbau mit vergrabener verdrahtungsebene, verfahren fuer dessen herstellung und anwendung der vergrabenen verdrahtungsebene als vergrabene zellplatte fuer drams
JPH0513676A (ja) 1991-07-02 1993-01-22 Toshiba Corp 半導体装置
JP2994110B2 (ja) * 1991-09-09 1999-12-27 株式会社東芝 半導体記憶装置
JP3151684B2 (ja) * 1992-04-24 2001-04-03 株式会社日立製作所 半導体装置及びその製造方法
JPH06216336A (ja) * 1992-10-27 1994-08-05 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3224916B2 (ja) 1993-09-10 2001-11-05 株式会社東芝 半導体装置の製造方法
JPH0786427A (ja) 1993-09-10 1995-03-31 Toshiba Corp 半導体装置およびその製造方法
KR0123751B1 (ko) * 1993-10-07 1997-11-25 김광호 반도체장치 및 그 제조방법
JPH07193141A (ja) * 1993-12-27 1995-07-28 Toshiba Corp 半導体記憶装置

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