KR0183732B1 - 반도체 장치의 캐패시터 제작방법 - Google Patents

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Abstract

Ta2O5의 고유전막을 갖는 반도체 장치의 커패시터에 있어서, Ta2O5막 증착 후 Ta2O5막내의 산소 결핍(Oxygen Vacancy)으로 인한 누설전류 차단을 위해 UV-O3어닐링과 고온 Dry-O2어닐링을 실시한다.
고유전체인 Ta2O3(오산화이탄탈륨막)의 사용으로 기존의 이산화실리콘과 실리콘나이트라이드의 복합막인 ONO(SiO2/Si3N4/SiO2), NO(Si3N4/SiO2)보다 커패시터 용량은 증대되었으나 누설전류 측면에서는 크게 뒤떨어지는 결과가 발생하였다.
이것은 Ta2O5내의 산소 결핍(Oxygen Vacancy)이 누설전류를 크게 하는 한 요인이 됨으로 Ta2O5막 증착과 UV-O3어닐링을 각각 2회 이상 실시한 후 고온 DRY-O2어닐링을 실시함으로써 산소를 보충한다.
따라서 누설전류가 감소되어 신뢰성 있는 커패시터를 제작 할 수 있다.

Description

반도체장치의 캐패시터 제작방법
제1a도 내지 1d도는 종래기술에 의한 반도체 장치의 커패시터 제작방법을 설명하기 위해 도시한 단면도들이다.
제2a도 내지 2e도는 본 발명에 의한 반도체 장치의 커패시터 제작방법을 설명하기 위해 도시한 단면도들이다.
제3도 내지 제4도는 유전막 증착 깊이와 어닐링 횟수에 따른 누설전류 밀도분포와 최대 커패시턴스를 나타낸 그래프들이다.
제5도는 인가 전압에 따른 누설전류 밀도곡선이다.
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 32 : 필드 산화막
34 : 소오스 36 : 절연층
38 : 콘텍홀에 형성된 도전성 플러그
40 : 커패시터의 하부전극 42,44 : Ta2O5유전막
46 : 커패시터의 상부전극
본 발명은 반도체 장치의 커패시터 제작방법에 관한 것으로서, 특히 Ta2O5고유전막을 갖는 커패시터 제작방법에 관한 것이다.
반도체 제조기술의 발달과 응용분야의 확장에 따라 대용량의 메모리 소자의 개발이 진척되고 있다.
회로의 고집적화에 따라 단위 메모리 셀의 면적은 감소하지만 셀 커패시턴스는 특정한 값 이상을 가져야 한다.
특히, 정보의 저장 수단인 커패시터와 이에 신호전달을 제어가능하게 하는 수단인 스위칭 트랜지스터로 구성된 DRAM(dynamic random access memory)장치에 있어서, 단위 메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시키므로 반도체 메모리 장치의 고집적화를 위해서는 반드시 특정값 이상의 셀 커패시턴스의 확보가 있어야 한다.
메모리 셀에서의 커패시터는 스토리지전극과 유전체 그리고 플레이트전극으로 구성되며, 작은 면적내에서 보다 큰 커패시턴스를 얻기 위해서 다음과 같은 3가지 관점에서 연구가 이루어지고 있다.
아래의 식과 같이, 첫째는 유전체막의 두께 감소, 둘째는 커패시터의 유효면적 증가, 셋째는 유전상수가 큰 물질의 사용이라는 측면에서의 연구가 그것이다.
첫째, 유전체막의 두께는 유전체의 성질과도 밀접한 관계가 있으며, 두께를 제한하는 주요인은 유전체의 누설전류와 파괴전압이다.
주어진 유전체막의 두께에서, 누설전류가 적어지면 적어질수록, 파괴전압이 커지면 커질수록 좋은 유전체가 된다.
유전체막의 두께가 한계값 이하로 얇아지면 터널링(tunnrling)에 의한 누설전류가 증가하거나, 내산화성을 읽어 오히려 등가산화막이 증가할 수도 있다.
둘째, 커패시터의 유효면적을 증가시키기 위해서 플래너(planar), 트랜치(trench), 스택(stack), 실린더(cylinder)형과 이들의 복합형 등 다양한 종류의 커패시터가 형성되고 있다.
셋째, 큰 유전상수를 지니는 고유전체는 물리적 두께에 비하여 등가산화막의 두께를 얇게 할 수 있다.
이는 곧 커패시턴스를 쉽게 증가시킬 수 있다는 이점과 내산화성과 터널링(tunneling)에 의한 누설전류를 연구과제에서 배제할 수 있다는 이점이 있다.
따라서 고집적화에 진행되면 될수록 고유전체의 사용은 회로의 고집적화에 없어서는 안되는 필요조건이 되고 있다.
종래에는 커패시터의 유전체막으로 이산화실리콘(SiO2), 실리콘 나이트라이드(Si3N4) 및 이들의 조합 ONO(SiO2/Si3N4/SiO2) 또는 NO(Si3N4/SiO2)을 사용하여 왔다.
그러나 각 물질의 유전율은 이산화실리콘이 약 3.9이고, 실리콘 나이트라이드의 경우 약 7.8로 매우 작기 때문에 충분한 커패시턴스를 확보하기 위해서는 커패시터 구조를 복잡하게 하거나, 유전체막의 두께를 한계 이상으로 얇게 해야한다
따라서, 고유전물질이나 강유전물질을 사용하여 커패시터의 유전체막을 형성하는 방법이 연구되어 왔다.
큰 유전상수를 갖는 대표적인 유전체로서는 오산화 이탄탈륨(Ta2O5)이나 삼산화 티타 스트론튬(SrTiO3: 이하 STO), 삼산화 타타 스트론튬 바륨((BaSr)TiO3: 이하 BSTO)등이 있다.
오산화 이탄탈륨은 유전율이 22∼25인 물질로 누설전류가 크다는 문제점을 안고 있고, STO나 BSTO는 유전율이 300-600정도로 매우 높으나 조성조절의 어려움, 전극물질 확보 등의 문제점이 있다.
제1a도 내지 제1d도는 종래기술에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위해 도시한 도면이다.
도면부호 10은 반도체 기판을, 12는 필드 산화막을, 14는 소오스 영역을, 16은 절연층을, 18은 콘텍홀에 형성된 도전성 플러그를, 20은 하부전극을, 22는 유전체층을, 26은 상부전극을 각각 나타낸다.
제1a도는 도전성 플러그(18)를 형성하는 단계를 나탄내다.
실리콘 기판(10)상에 필드산화막(12) 및 소오스 영역(14)을 형성한 후 절연층(16)을 형성하고, 상기 절연층(16)에 콘텍홀을 형성한다. 상기 소오스 영역(14)과 하부전극을 접속하기 위한 도전성 플러그(18)를 상기 콘텍홀에 채우고, 상기 절연층(16)외에도 형성한 후 상기 절연층(16)을 기준으로 일정 두께를 가지도록 전면을 에치 백(etch-back)한다. 상기 도전성 플러그(18)는 불순물이 도우프된 다결정실리콘을 이용하여 형성한다.
제1b도는 하부전극(20)을 형성하는 단계를 나타낸다.
상기 절연층(16) 및 상기 도전층(18)위에 도전물질을 증착하여 하부전극(20)을 증착한다.
상기 하부전극(20)의 도전물질로는 dopped Poly-Si, WN, TIN, Pt, WSi의 단일막 또는 복합막을 사용한다.
제1c도는 하부전극(20) 형성 및 고유전체층(22)를 증착하는 단계를 나타낸다.
상기 하부전극(20)위에 포토레지스트 패턴(도면에는 도시 안됨)을 형성한 후, 패터닝에 의해 하부전극이 될 부분 이외의 층을 제거한다. 계속해서 고유전체층(22)을 상기 결과물상에 증착한다. 상기 고유전체층(22)은 유전율이 25인 Ta2O5를 사용한다.
제1d도는 상부전극(26)을 증착하는 단계를 나타낸다.
상기 고유전체층인 Ta2O5(22)위에 상부전극(26)을 형성하고 상기 상부전극(26)의 도전물질로는 dopped Poly-Si, WN, TiN, Pt, WSi의 단일막 또는 복합막을 사용한다.
도면에는 도시되어 있지 않으나, 상기 결과물상에 포토레지스트패턴을 이용하여 셀 이외의 상기 상부전극(26)을 제거한다음 상기 포토레지스트 패턴을 제거한다.
그러나, 고유전막인 Ta2O5막(오산화이탄탈륨막)의 사용으로 기존의 이산화실리콘과 실리콘나이트라이드의 복합막인 ONO(SiO2/Si3N4/SiO2), NO(Si3N4/SiO2)보다 커패시터는 증대되었으나 누설전류 측면에서는 크게 뒤떨어지는 결과가 발생하였다.
Ta2O5내의 산소 결핍(Oxygen Vacancy)이 Ta2O5막의 누설전류를 크게 하는 이유 중의 하나이므로 산소를 보충하여 누설전류를 감소시키기 위한 방법으로 UV-O3어닐링이 대두되었다.
그러나 이러한 UV-O3어닐링으로 인한 Ta2O5막 내의 산소 보충은, Ta2O5막의 특정 깊이 만큼만 진행되어 그 깊이 아래의 Ta2O5막은 여전히 산소결핍으로 인한 누설전류의 주요 원인이 되고 있다.
따라서, 본 발명의 목적은 Ta2O5유전막의 누설전류를 감소시키는 반도체장치의 커패시터의 제작방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은,
하부전극 Ta2O5막, 상부전극을 가진 반도체 장치의 커패시터에 있어서, 상기 Ta2O5막 증착 후 상기 Ta2O5막내의 산소 결핍(Oxygen Vacancy)으로 인한 누설전류 차단을 위해 Ta2O5막 증착후 UV-O3어닐링을 실시하는 제1단계; 상기 1단계를 1회 이상 실시하는 제2단계; 및 상기 결과물에 고온 Dry-O3어닐링을 실시하는 제3단계로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제작방법을 제공한다.
상기 UV-O3어닐링은 200℃∼400℃ 온도 범위 내에서 실시하는 것이 바람직하다.
상기 UV-O3어닐링은 1회 어닐링시마다 1분∼60분 정도 실시하는 것이 바람직하다.
또한, 상기 하부 전극으로는 dopped Poly-Si, WN, TiN, Pt, WSi의 단일막 또는 복합막을 사용하는 것이 바람직하다.
상기 상부 전극도 dopped Poly-Si, WN, TiN, Pt, WSi의 단일막 또는 복합막을 사용하는 것이 바람직하다.
상기 Ta2O5막은 1회 증착시다마 10Å∼500Å의 두께를 가지도록 하는 것이 바람직하다.
상기 고온 Dry-O3어닐링은 600∼800℃에서 10∼60분간 실시하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제2a도 내지 제2e도는 본 발명의 바람직한 실시예에 의한 반도체장치의 커패시터 제작방법을 설명하기 위해 도시한 단면도이다.
제2a도는 소오스 영역과 커패시터의 하부전극을 접속하기 위한 도전성 플러그를 형성하는 단계를 도시한 단면도이다.
필드산화막(32)에 의해 활성영역 및 분리영역으로 구분되어진 반도체기판(30)상에 하부구조에 의해 발생된 굴곡을 평탄화시킬 목적으로 절연층(36)을 형성한다. 상기 절연층(36)상에 커패시터의 하부전극을 소오스 영역(34)에 접속시키기위한 콘텍홀을 형성하기 위해 포토레지스트패턴(도시하지 않음)을 이용해 상기 절연층(36)을 부분적으로 식각한다.
계속해서, 상기 콘텍홀을 충분히 피복할 수 있을 정도의 두께로 도전물질 예컨대 불순물의 도프된 폴리실리콘을 증착한 후, 에치백(etch-back)하여, 폴리실리콘을 이용하여 상기 콘텍홀을 필링(filling)하여 도전성 플러그(38)을 형성한다.
여기서, 상기 절연층(36)은 CVD(Chemical Vaper Depositiom)를 이용한 BPSG(Boro-Phosphorus Sillca Glass)나 실리콘을 열산화시킨 Sio2를 사용한다.
제2b도는 하부전극을 형성하는 단계를 도시한 단면도이다.
도전성 플러그(38)가 형성된 상기 결과물 상에 내열성 도전물질을 침적한 후 포토레지스트 패턴(도시되지 않음)을 이용해 부분적으로 식각하여 하부전극(40)을 형성한다.
이때, 상기 하부전극(40)의 도전물질로는 dopped Poly-Si, WN, TiN, Pt, WSi의 단일막 또는 복합막을 사용하고, 도전층 형성방법으로는 MOCVD, PECVD, LPCVD 등의 방법이 가능하다.
상기 하부전극(40)의 구조는 싱글 실린더형이고 그 높이는 7500Å으로 한다.
이때, 커패시터의 프로젝션 에어리어(Projection Area)는 0.40 * 0.90㎛2으로 한다.
제2c도는 Ta2O5막을 형성한 후 UV-O3어닐링을 하는 단계를 도시한 단면도이다.
고유전체인 Ta2O5은 스퍼터링 방법, 화학기상증착(Chemical Vaper Deposition : CVD)방법, 액체소스 CVD(Liquid Source CVD)방법, 광학 CVD(photo-CVD) 또는 솔-겔(sol-gel)방법 등 중에 어느 하나를 사용하여 침적함으로써 형성할 수 있다.
Ta2O5내의 산소 결핍(Oxygen Vacancy)이 Ta2O5막의 누설전류를 크게 하는 이유 중의 하나이므로 산소를 보충하여 누설전류를 감소시키기 위해 UV-O3어닐링을 실시한다.
상기 Ta2O5막(42)은 42Å 정도 두께로 얇게 증착한다.
상기 UV-O3어닐링은 온도 300℃에서 0.9 Vol%의 O3를 이용하여 15분간 실시한다.
제2d도는 상기 결과물 상에 한번 더 제2c도의 단계를 거친후, 고온 Dry-O2어닐링을 하는 단계를 도시한 단면도이다.
이것은, 1회의 UV-O3어닐링으로 Ta2O5막(85Å) 전체에 산소가 충분히 공급되지 않기 때문에 2회의 UV-O3어닐링으로 나누어서 Ta2O5막(40Å(제2c도의 단계)*45Å(이번 단계))을 형성하기 위한 것이다.
상기 Ta2O5막(44)은 45Å 정도 두께로 증착한다.
상기 UV-O3어닐링은 온도 300℃에서 0.9Vol%의 O3를 이용하여 15분간 실시한다.
상기 고온 Dry-O2어닐링은 800℃에서 30분간 실시한다.
여기에서 상기 Ta2O5막 증착과 UV-O3어닐링을 1회 이상 실시한다면 더욱 더 좋은 효과를 얻을 수 있게 된다.
제2e도는 상부 전극을 형성하는 단계를 도시한 단면도이다.
상기 Ta2O5막(44) 상에 도전물질, dopped Poly-Si, WN, TIN, Pt, WSi의 단일막 또는 복합막을 사용하여 커패시터 상부 전극(46)을 형성한다.
예로써, 이중전극은 상기 Ta2O5막(44)위에 TiN을 400Å으로 1차 전극을 형성한 후 dopped Poly-Si으로 800Å으로 2차 전극을 형성한다.
이때, 커패시터의 프로젝션 에어리어(Projection Area)는 0.40 * 0.90㎛2으로 한다.
이상 상술한 바와 같이 본 발명에 의하면, 2회 이상의 UV-O3어닐링후 고온 Dry-O2어닐링을 실시함으로써 유전율이 25인 Ta2O5막에 충분한 산소가 공급될 수 있다.
따라서, 누설전류가 감소되어 신뢰성 있는 커패시터를 제작할 수 있다.
제3도 내지 제5도는 본 발명의 효과를 보다 명확하게 나타내기 위한 그래프이다.
여기에서의 실험조건은, 첫째, Ta2O585Å 증착(제3,4,5도에서 A로 표기), 둘째, Ta2O585Å 증착후 UV-O3어닐링(제3,4,5도에서 B로 표기) 셋째, Ta2O540Å 증착 후 UV-O3어닐링, Ta2O545Å 증착 후 UV-O3어닐링(제3,4,5도에서 C로 표기)하는 것으로 한다.
제3도는 1.5V 인가 전압에서 측정한 누설전류 밀도 분포로서, 가로축은 누설전류를 세로축은 그 분포를 나타낸다.
여기에서 C의 경우가 A,B의 경우보다 월등하게 우수한 특성을 보임을 알 수 있다.
제4도는 -1.5V∼+1.5V 인가 전압에서의 최대 커패시턴스 분포(보통은 +1.5V에서 최대임)로서, 가로축은 단위 셀당 커패시턴스 값을 세로축은 그 분포를 나타낸다.
여기에서 C의 경우가 B의 경우와 유사한 특성을 보임을 알 수 있다.
제5도는 0V∼5V의 인가 전압에 따른 누설전류 밀도곡선으로 가로축은 인가전압을 세로축은 단위 셀(CELL) 당 누설전류를 나타낸다.
여기에서 C의 경우가 A, B의 경우보다 월등하게 우수한 특성을 보임을 알 수 있다.
따라서, UV-O3어닐링을 2회 한 경우가 UV-O3어닐링을 제외한 경우나 UV-O3어닐링을 1회 한 경우보다 누설전류와 커패시턴스 특성이 우수함으로, Ta2O5막 증착과 UV-O3어닐링을 2회 이상 실시한다면 더욱 더 좋은 효과를 얻을 수 있음을 알 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (8)

  1. 하부전극, Ta2O5막, 상부전극을 가진 반도체 장치의 커패시터에 있어서, 커패시터의 하부전극을 형성하는 제1단계; 상기 하부전극 상에 Ta2O5막을 증착하는 제2단계; 상기 증착막에 자외선 오존(UV-O3)어닐링을 실시하는 제3단계; 상기 제2 및 제3단계를 적어도 한번 이상 더 반복하는 제4단계; 및 상기 결과물에 드라이-산소(Dry-O2) 어닐링을 실시하는 제5단계를 포함하여, 상기 Ta2O5증착막 증착 및 자외선-오존(UV-O3)어닐링을 적어도 2회 실시하여 상기 Ta2O5막 내의 산소 결핍으로 인한 누설전류를 차단하는 것을 특징으로 하는 반도체 장치의 커패시터 제작방법.
  2. 제1항에 있어서, 상기 UV-O3어닐링은 200℃∼400℃의 온도 범위 내에서 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제작방법.
  3. 제1항에 있어서, 상기 UV-O3어닐링은 1회 어닐링시마다 1분∼60분 정도 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제작방법.
  4. 제1항에 있어서, 상기 하부 전극으로는 dopped Poly-Si, WN, TIN, Pt, WSi의 단일막 또는 복합막을 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제작방법.
  5. 제1항에 있어서, 상기 상부 전극으로는 dopped Poly-Si, WN, TIN, Pt, WSi의 단일막 또는 복합막을 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제작방법.
  6. 제1항에 있어서, 상기 Ta2O5는 1회 증착시마다 10Å∼500Å의 두께를 가지도록 하는 것을 특징으로 하는 반도체 장치의 커패시터 제작방법.
  7. 제1항에 있어서, 상기 고온 Dry-O2어닐링은 600∼800℃에서 10분∼60분간 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제작방법.
  8. 제1항에 있어서, 제2단계에서 1회 증착시마다 Ta2O5막이 60Å이하의 두께를 가지도록 하는 것을 특징으로 하는 반도체 장치의 커패시터 제작방법.
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