KR100492992B1 - 반도체장치의커패시터형성방법 - Google Patents
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Abstract
반도체 장치의 커패시터(capacitor) 형성 방법을 개시한다. 본 발명은, 반도체 기판 상에 콘택홀(contact hole)을 가지는 층간 절연막 패턴을 형성한다. 이후에, 절연막 패턴 상에 콘택홀을 통해 반도체 기판에 접촉하는 하부 전극(storage node)을 형성한다. 다음에, 하부 전극 상에 탄탈륨 산화막(Ta2O5 layer) 등을 이용하여 유전막을 형성한다. 이후에, 유전막 상에 질화 텅스텐(WNX)막을 형성한 후, 질화 텅스텐막 상에 질화 티타늄(TiN)막을 형성하여 상부 전극(plate node)을 완성한다. 이때, 질화 텅스텐막 및 질화 티타늄막은 화학 기상 증착(chemical vapour deposition) 방법으로 형성된다. 또한, 질화 티타늄막 상에 불순물이 도핑(doping)된 폴리 실리콘막(poly silicon layer)을 더 형성하여 상부 전극으로 이용한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 커패시터 형성 방법에 관한 것이다.
DRAM 소자와 같은 반도체 소자의 고집적화에 따라 단위 셀(unit cell)의 면적이 감소하고 있다. 이에 따라 커패시터(capacitor)가 차지하는 면적도 감소되고 있다. 그러나, 이러한 커패시터의 면적 감소에도 불구하고 최소한의 커패시턴스(capacitance)의 충족이 필요하다. 이에 따라, 반도체 소의 고집적화를 위해서는 커패시턴스를 증대시킬 수 있는 방법의 개발이 필수적으로 요구되고 있다.
이러한 커패시턴스를 증대시키는 방법의 하나로, 실리콘 질화물(silicon nitride)나 실리콘 산화물(silicon oxide)과 같은 물질을 이용하여 커패시터의 유전막을 형성하는 방법 대신에, 탄탈륨 산화물(tantalum oxide)과 같은 고유전율의 유전 물질을 유전막으로 이용하는 방법에 제안되고 있다. 그러나, 상기 고유전율의 유전 물질을 이용하는 경우에는 상부 전극(plate node)으로 금속 물질을 이용하여야하는 문제가 제기된다.
즉, 통상적으로 커패시터의 상부 전극으로는 불순물이 도핑된 폴리 실리콘막(doped poly silicon layer)을 이용한다. 이때, 상기 유전막으로 탄탈륨 산화막을 이용하면, 상기 폴리 실리콘막과 접촉하는 탄탈륨 산화막의 산소와 실리콘(Si)이 반응하여 그 계면에 산화 실리콘(SiO2)막이 형성된다. 이와 같은 산화 실리콘막은 등가 유효 산화막 두께(equivalent effective thickness of oxide)를 증가시켜 커패시턴스의 저하의 요인이 된다. 또한, 상기 산화 실리콘막의 생성에 의해서 탄탈륨 산화막의 산소가 소진되어 누설 전류가 발생하는 문제점을 야기시키는 요인이 된다. 이에 따라, 상부 전극을 금속 물질을 이용하여 형성하는 방법이 제안되고 있다.
도 1 내지 도 3은 종래의 커패시터 형성 방법을 설명하기 위해서 도시한 단면도들이다.
도 1은 반도체 기판(10) 상에 하부 전극(20)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(10) 상에 층간 절연막를 형성한다. 이후에, 상기 층간 절연막에 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택홀(contact hole)을 형성한다. 이와 같이 형성된 층간 절연막 패턴(15) 상에 상기 노출되는 반도체 기판(10)에 접촉하는 하부 전극(storage node;20)을 형성한다.
도 2는 하부 전극(20) 상에 유전막(30)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 상기 하부 전극(20) 상에 고유전 물질을 이용하여 유전막(30)을 형성한다. 이때, 상기 고유전 물질로는 탄탈륨 산화물을 이용한다. 이때, 상기 탄탈륨 산화물을 이용하기 위해서는 후속의 열처리 공정이 요구된다.
도 3은 유전막(30) 상에 상부 전극(plate node;40, 45)을 형성하는 단계를 나타낸다.
구체적으로, 상기 유전막(30) 상에 상술한 등가 유효 산화막 두께의 증가를 방지하기 위해서 금속막(40)을 형성한다. 예컨대 질화 티타늄(TiN)막을 형성한다. 또는 상기 금속막(40)으로 질화 텅스텐(WNX)막을 이용한다. 이후에, 상기 질화 티타늄막 또는 질화 텅스텐막 상에 폴리 실리콘막(45)을 형성하여 상부 전극(40, 45)을 완성한다.
상술한 바와 같이 종래의 커패시터 형성 방법은 금속막(40)을 이용함으로써, 후속 열처리 공정에 의한 등가 유효 산화막 두께의 증가를 어느 정도 방지할 수 있다. 그러나, 반도체 장치의 고집적화를 구현하기 위해서는 보다 높은 커패시턴스의 증대가 요구된다. 이에 따라, 상기 하부 전극(20)의 형태를 복잡화시키는 입체화가 요구되고 있다. 즉, 반구형 입자막(hemispherical grain layer;이하 "HSG막"이라 한다)을 가지는 전극 등과 같은 복잡한 형태를 가지는 전극이 상기 하부 전극(20)으로 이용되는 것이 요구되고 있다. 따라서, 상부 전극(40, 45)은 높은 형성도(conformality)를 구현할 수 있는 방법으로 형성되어야 한다.
본 발명이 이루고자 하는 기술적 과제는 등가 유효 산화막 두께의 증대를 방지하고 높은 형성도를 구현할 수 있는 방법으로 상부 전극을 형성하여 우수한 전기적 특성을 구현할 수 있는 반도체 장치의 커패시터 형성 방법을 제공하는데 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판과, 상기 반도체 기판 상에 형성된 하부 전극과, 상기 하부 전극 상에 형성된 유전막, 및 상기 유전막 상에 질화 텅스텐막 및 질화 티타늄막으로 이루어지는 상부 전극을 포함하는 반도체 장치의 커패시터를 제공한다. 이때, 상기 유전막은 탄탈륨 산화막을 이용한다. 또한, 상기 상부 전극은 상기 질화 티타늄막 상에 불순물이 도핑된 폴리 실리콘막을 더 포함한다.
상기의 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 상기 반도체 기판을 노출시키는 콘택홀을 가지는 층간 절연막 패턴을 형성한다. 이후에, 상기 층간 절연막 패턴 상에 콘택홀을 통해 상기 노출되는 반도체 기판에 접촉하는 하부 전극을 형성한다. 다음에, 상기 하부 전극 상에 탄탈륨 산화막 등을 이용하여 유전막을 형성한다. 이후에, 상기 유전막 상에 질화 텅스텐막을 형성한 후 상기 질화 텅스텐막 상에 질화 티타늄막을 형성하여 질화 텅스텐막 및 질화 티타늄막으로 이루어지는 상부 전극을 형성한다.
이때, 상기 질화 텅스텐막 및 상기 질화 티타늄막은 화학 기상 증착 방법으로 형성된다. 특히, 상기 질화 텅스텐막은 플라즈마 여기 화학 기상 증착 방법으로 형성되며, 질소 가스, 삼불화 질소 가스 또는 삼수소화 질소 가스등과 같은 질소 소오스 가스 및 텅스텐 소오스 가스를 포함하는 반응 가스로부터 형성된다. 여기서 상기 텅스텐 소오스 가스는 육불화 텅스텐 가스 및 수소 가스를 포함한다. 또한, 상기 질화 티타늄막은 삼수소화 질소 가스 또는 질소 가스로 이루어지는 질소 소오스 가스 및 티타늄 소오스 가스를 포함하는 반응 가스로부터 형성된다. 상기 티타늄 소오스 가스는 사염화 티타늄 가스 또는 사요오드화 티타늄 가스를 포함한다.
더하여, 상기 상부 전극을 형성하는 단계는 상기 질화 티타늄막 상에 불순물이 도핑된 폴리 실리콘막을 형성하는 단계를 더 포함한다.
본 발명에 따르면, 등가 유효 산화막 두께의 증대를 방지하고 높은 형성도를 구현할 수 있는 방법으로 상부 전극을 형성할 수 있어 우수한 전기적 특성을 구현할 수 있는 반도체 장치의 커패시터를 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 4는 본 발명의 제1실시예에 의한 커패시터의 단면을 개략적으로 나타낸다.
구체적으로, 본 발명의 제1실시예에 따른 커패시터는 반도체 기판(100)과, 상기 반도체 기판(100) 상에 형성된 하부 전극(200)과, 상기 하부 전극(200) 상에 형성된 유전막(300), 및 상기 유전막(300) 상에 형성된 상부 전극(400)을 포함한다.
이때, 상기 유전막(300)은 산소를 포함하는 고유전 물질, 예컨대 탄탈륨 산화물 등으로 형성된다. 또한, 상기 상부 전극(400)은 질화 텅스텐막(410) 및 질화 티타늄막(430)으로 이루어진다. 이후에 보다 상세히 설명하기만, 상기 질화 텅스텐막(410)은 높은 열 안정성을 가지고 있으며, 상기 질화 티타늄막(430)은 스텝 커버리지(step coverage)가 우수하여 높은 형성도를 구현할 수 있다. 이에 따라, 본 발명의 제1실시예에 따른 상부 전극(400)을 적용한 커패시터는 하부 전극(200)이 HSG막 등을 가져 복잡한 형상으로 입체화되더라도 열 안정성을 가지며 구조적으로도 안정적인 상부 전극(400)을 구현할 수 있다.
도 5는 본 발명의 제2실시예에 따른 커패시터의 단면을 개략적으로 나타낸다.
제2실시예에서 상기 제1 실시예와 동일한 참조번호는 동일한 부재를 나타낸다. 제2실시예에서는 제1실시예와는 달리 질화 티타늄막(430) 상에 불순물이 도핑된 폴리 실리콘막(450)을 더 도입함으로써, 구조적인 면에서 보다 높은 형성도를 구현할 수 있다.
구체적으로, 본 발명의 제2실시예에 따르는 커패시터는 질화 텅스텐막(410), 질화 티타늄(430) 및 불순물이 도핑된 폴리 실리콘막(450)으로 이루어지는 상부 전극(400a)을 포함한다. 추가로 도입되는 폴리 실리콘막(450)에 의해서 보다 우수한 스텝 커버리지를 구현할 수 있어 형성도를 높일 수 있다.
상술한 바와 같은 본 발명에 따르는 효과는 다음에 제시하는 실험예를 통해 더욱 명확히 뒷받침될 수 있다.
<실험예;등가 유효 산화막 두께 측정>
질화 티타늄막 및 질화 텅스텐막의 열 안정성을 평가하기 위해서 시편을 준비하여 등가 유효 산화막 두께를 측정하였다. 본 실험에 사용된 시편은 도 6에 도시한 바와 같은 단면 구조로 준비되었으며, 대략 300×300㎛2의 면적으로 준비되었다. 구체적으로, 반도체 기판(101) 상에 산화막으로 층간 절연막(151)을 형성하고 하부 전극(201)을 불순물이 도핑된 폴리 실리콘으로 형성하였다. 다음에, 상기 하부 전극(201) 상에 유전막(301)을 탄탈륨 산화물(Ta2O5)로 형성한 후, 측정 변수인 금속막(401)을 형성하였다. 이후에, 금속막(401) 상에 불순물이 도핑된 폴리 실리콘막(451)을 형성하였다. 이후에, 대략 650℃ 내지 850℃ 범위에서 후속 열처리 공정을 진행하였다. 이후에, 열처리 온도에 따른 등가 유효 산화막 두께의 결과를 도 7에 도시하였다.
먼저, 금속막(401)으로 질화 티타늄막을 CVD 방법으로 대략 100Å 정도의 두께로 형성한 경우(-■-)에서는 열처리 온도에 따라 높은 등가 유효 산화막 두께 변화를 나타내었다. 즉, 등가 유효 산화막 두께의 열화가 극심하게 나타나, 대략 830℃정도의 열처리 공정을 채용하는 경우에는 적용이 곤란함을 알 수 있다.
금속막(401)으로 질화 텅스텐막을 CVD 방법으로 형성하는 경우는 대략 100Å의 두께로 형성되는 경우(-○-)와 대략 250Å의 두께로 형성되는 경우(-●-)의 결과에서는 열처리 온도에 따라 등가 유효 산화막 두께의 변화가 상대적으로 낮고 두께에 따른 차이가 거의 없음을 알 수 있다. 대략 650℃ 정도의 열처리 온도에서는 질화 텅스텐막 구조가 질화 티타늄막 구조의 경우보다 대략 1Å정도 큰 등가 유효 산화막 두께를 보이지만, 대략 830℃ 정도의 열처리 온도에서는 오히려 질화 텅스텐막 구조의 경우가 대략 0.5Å정도 낮은 값을 나타냄을 알 수 있다. 이에 따라, 질화 텅스텐막 구조의 경우가 열 안정성 면에서 더 유리함을 알 수 있다.
그러나, CVD 방법에 의해서 형성되는 질화 텅스텐막은 질화 티타늄막에 비해서 스텝 커버리지가 불량하다. 따라서, 하부 전극(201)의 표면이 HSG막 등과 같이 요철 표면을 가지게 되면 상기 질화 텅스텐막은 연속적으로 성장하지 못한다. 즉, 불연속적으로 성장하여 구조적 안정성이 저하된다. 그러나, 본 발명에서는 질화 텅스텐막을 형성한 후 질화 티타늄막을 형성하여 전극으로 이용함으로써, 질화 텅스텐막의 열 안정성을 구현하며 질화 텅스텐막의 구조적 안정성에서의 단점을 극복할 수 있다. 이에 따라 높은 형성도를 구현하는 전극을 구현할 수 있다.
도 8 내지 도 11은 본 발명의 제3실시예에 의한 커패시터 형성 방법을 개략적으로 나타낸다.
제3실시예에서 상기 제1실시예와 동일한 참조번호는 동일한 부재를 나타낸다. 제3실시예에서는 제1실시예에서 설명한 커패시터와 연관되는 형성 방법을 상세히 설명한다.
도 8은 반도체 기판(100) 상에 하부 전극(200)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 제1층간 절연막을 형성한다. 이후에, 상기 제1층간 절연막에 상기 반도체 기판(100)의 소정 영역을 노출시키는 콘택홀을 형성하여 제1층간 절연막 패턴(150)을 형성한다. 이후에, 상기 제1층간 절연막 패턴(150) 상에 상기 노출되는 반도체 기판(100)에 접촉하는 하부 전극(200)을 형성한다. 이때, 상기 하부 전극(200)은 다양한 입체 형태를 가질 수 있다. 예컨대 HSG막과 같이 요철 표면을 가질 수 있다. 이와 같이 입체 형태를 가짐으로써 이후에 완성되는 커패시터의 유효 면적을 증가시킬 수 있다. 따라서, 커패시턴스를 보다 증대시킬 수 있다.
도 9는 하부 전극(200) 상에 유전막(300)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 상기 하부 전극(200) 상에 고유전 물질을 이용하여 유전막(30)을 형성한다. 이때, 상기 고유전 물질의 예로는 산소를 포함하는 고유전율을 가지는 산화물 등과 같은 고유전 물질을 들 수 있다. 바람직하게는 탄탈륨 산화물을 증착하여 형성하는 탄탈륨 산화막을 상기 유전막(300)으로 이용한다.
도 10은 유전막(300) 상에 질화 텅스텐막(410)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 상기 유전막(300) 상에 화학 기상 증착 방법(Chemical Vapour Deposition method;이하 "CVD 방법"이라 한다)을 이용하여 질화 텅스텐막(410)을 형성한다. 바람직하게는 플라즈마 여기 CVD 방법(Plasma Enhanced CVD method;이하 "PECVD 방법"이라 한다)을 이용하여 상기 질화 텅스텐막(410)을 형성함으로써, 형성되는 질화 텅스텐막(410)의 불연속적인 성장을 억제하여 스텝 커버리지를 향상시킨다.
이때, PECVD 방법을 수행하는 반응 조건은 다음과 같다. 하기하는 반응 조건은 최적의 반응 조건을 제시함으로써 당업계의 평균적인 지식을 가진 자에게 본 발명을 보다 명확하게 설명하고자 함이지 본 발명을 한정하고자 함은 아니다.
본 제3실시예에서 질화 텅스텐막(410)을 형성하는 반응 가스는 육불화 텅스텐(WF6) 가스 및 수소 가스(H2)를 포함하는 텅스텐 소오스 가스(tungsten source gas)와 질소 소오스 가스를 포함한다. 이때, 질소 소오스 가스는 삼수소화 질소 가스(NH3), 질소 가스(N2) 또는 삼불화 질소 가스(NF3)를 포함한다. 즉, 본 제3실시예에서 질화 텅스텐막(410)을 증착하는데 이용되는 반응 가스계(reactive gas system)는 육불화 텅스텐 가스-삼불화 질소 가스-수소 가스, 육불화 텅스텐 가스-질소 가스-수소 가스 또는 육불화 텅스텐 가스-삼수소화 질소 가스-수소 가스의 가스계를 이용한다.
상술한 바와 같은 반응 가스를 대략 310℃ 정도의 낮은 온도를 반도체 기판(100)에 인가하며 유전막(300) 상에 증착시킨다. 이때, 반응조 내의 압력은 낮을수록 바람직하나 대략 0.1Torr 정도로 유지한다. 플라즈마를 여기하기 위해서 인가하는 RF 파워(Radio Frequency power)는 대략 125W 정도로 세팅(setting)한다. 이와 같은 조건에서 대략 450Å/min 정도의 증착 속도를 구현하며 질화 텅스텐막(410)을 형성할 수 있다.
본 제3실시예에서는 상기 질화 텅스텐막(410)을 형성할 때, PECVD 방법을 이용하여 저온 증착 공정을 구현함으로써, 형성되는 질화 텅스텐막(410)의 불연속 성장을 억제할 수 있다. 따라서, 스텝 커버리지를 향상시킬 수 있어 전체적인 형성도의 향상을 구현할 수 있다.
도 11은 질화 텅스텐막(410) 상에 질화 티타늄막(430)을 증착하여 상부 전극(400)을 형성하는 단계를 나타낸다.
구체적으로, 상술한 바와 같이 형성된 질화 텅스텐막(410) 상에 CVD 방법을 이용하여 질화 티타늄막(430)을 형성한다. 이때, CVD 방법을 수행하여 질화 티타늄막(430)을 형성하는 반응 조건은 다음과 같다. 하기하는 반응 조건은 최적의 반응 조건을 제시함으로써 당업계의 평균적인 지식을 가진 자에게 본 발명을 보다 명확하게 설명하고자 함이지 본 발명을 한정하고자 함은 아니다.
본 제3실시예에서 질화 티타늄막(430)을 형성하는 반응 가스는 사염화 티타늄(TiCl4) 가스 또는 사요오드화 티타늄(TiI4) 가스를 포함하는 티타늄 소오스 가스(titanium source gas)와 질소 소오스 가스를 포함한다. 이때, 질소 소오스 가스는 삼수소화 질소 가스(NH3) 또는 질소 가스(N2)를 포함한다. 바람직하게는 삼수소화 질소 가스 및 질소 가스를 일정 비율로 혼합하여 이용한다.
상술한 바와 같은 반응 가스를 대략 650℃ 정도의 온도를 반도체 기판(100)에 인가하며 질화 텅스텐막(410) 상에 증착시킨다. 상기 반응 온도는 높을수록 반응에 유리하나 대략 650℃ 정도로 세팅한다. 이때, 반응조 내의 압력은 낮을수록 바람직하나 대략 20Torr 정도로 유지한다. 이와 같은 조건에서 대략 500Å/min 정도의 증착 속도를 구현하며 질화 티타늄막(430)을 형성할 수 있다. 본 제3실시예에서는 상기 질화 티타늄막(430)을 형성할 때, CVD 방법을 이용함으로써, 형성되는 질화 티타늄막(430)의 스텝 커버리지를 향상시킬 수 있어, 상기 질화 텅스텐막(410)의 스텝 커버리지 특성에서의 단점을 극복하며 전체적인 형성도의 향상을 구현할 수 있다.
상술한 바와 같이 질화 텅스텐막(410) 상에 질화 티타늄막(430)을 형성함으로써 상부 전극(400)을 완성한다. 이후에, 상기 상부 전극을 덮는 제2층간 절연막(500)을 형성하여 본 제3실시예에 따르는 커패시터를 완성한다. 질화 텅스텐막(410)과 질화 티타늄막(430)의 이중막을 상부 전극(400)으로 이용함으로써, 질화 텅스텐막(410)의 우수한 열 안정성과 질화 티타늄막(430)의 우수한 스텝 커버리지 특성을 모두 구현할 수 있다. 또한, 질화 텅스텐막(410)을 형성할 때, PECVD 방법 등과 같은 CVD 방법을 이용함으로써, 스텝 커버리지의 향상을 도모할 수 있다.
도 12는 질화 티타늄막(430) 상에 불순물이 도핑된 폴리 실리콘막(450)을 형성하는 단계를 개략적으로 나타내며, 본 발명의 제4실시예에 따르는 커패시터 형성 방법을 나타낸다.
제4실시예에서 상기 제3실시예와 동일한 참조번호는 동일한 부재를 나타낸다. 제4실시예에서는 제3실시예서와는 달리 질화 티타늄막(430) 상에 불순물이 도핑된 폴리 실리콘막(450)을 더 도입하여 상부 전극(400a)을 완성한다. 즉, 제2실시예에서 도시한 커패시터를 형성하는 방법을 상세히 설명한다.
구체적으로, 제3실시예에서 상술한 바와 같은 방법으로 질화 텅스텐막(410) 및 질화 티타늄막(430)을 형성한다. 이후에, 상기 질화 티타늄막(430) 상에 불순물이 도핑된 폴리 실리콘막(450)을 형성한다. 이와 같이 하여, 질화 텅스텐막(410), 질화 티타늄막(430) 및 폴리 실리콘막(450)으로 이루어지는 상부 전극(450a)을 형성한다. 이후에, 상기 폴리 실리콘막(450) 상에 제2층간 절연막(500)을 형성하여 커패시터를 완성한다.
상술한 바와 같이 폴리 실리콘막(450)을 더 도입하여 상부 전극(450a)을 형성함으로써, 폴리 실리콘막(450)의 높은 스텝 커버리지 특성을 이용하여 형성도의 향상을 더 도모할 수 있다. 이에 따라 보다 복잡한 형상을 가지는 하부 전극(200)을 도입할 수 있어, 커패시턴스의 증대를 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 질화 텅스텐막 및 질화 티타늄막의 이중막을 상부 전극으로 이용함으로써, 후속 열처리 공정에 따른 등가 유효 산화막 두께의 증가를 억제할 수 있다. 또한, 스텝 커버리지의 향상을 도모할 수 있어 상부 전극을 형성할 때 형성도를 증가시켜 구조적인 안정성을 구현할 수 있다. 이에 따라, 표면에 HSG막을 가지는 전극과 같이 하부 전극을 복잡한 형상을 가지도록 입체화할 수 있다. 따라서, 상기 복잡한 형상의 하부 전극 상에 형성되는 유전막의 유효 면적이 증대되는 효과를 구현할 수 있어 커패시턴스의 증대를 구현할 수 있다.
특히, 상기 질화 텅스텐막을 PECVD 방법과 같은 CVD 방법으로 형성함으로써 저온 증착 공정을 구현할 수 있다. 이에 따라 형성되는 질화 텅스텐막의 스텝 커버리지가 보다 더 향상될 수 있다. 또한, 상기 질화 텅스텐막 상에 형성되는 질화 티타늄막 또한 CVD 방법으로 형성함으로써 스텝 커버리지를 더 향상시킬 수 있다. 더욱이, 상기 질화 티타늄막 상에 불순물이 도핑된 폴리 실리콘막을 추가로 도입함으로써, 상부 전극의 형성도를 보다 더 증대시킬 수 있다. 이에 따라 커패시턴스의 증대를 도모할 수 있다.
도 1 내지 도 3은 종래의 커패시터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 4는 본 발명의 제1실시예에 따르는 커패시터를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 5는 본 발명의 제2실시예에 따르는 커패시터를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 6 및 도 7은 본 발명에 이용되는 질화 텅스텐막 및 질화 티타늄막의 전기적 특성을 설명하기 위한 실험예를 설명하기 위해서 도시한 도면들이다.
도 8 내지 도 11은 본 발명의 제3실시예에 따르는 커패시터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 12는 본 발명의 제4실시예에 따르는 커패시터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
Claims (4)
- 반도체 기판 상에 상기 반도체 기판을 노출시키는 콘택홀을 가지는 층간 절연막 패턴을 형성하는 단계;상기 절연막 패턴 상에 콘택홀을 통해 상기 노출되는 반도체 기판에 접촉하는 하부 전극을 형성하는 단계;상기 하부 전극 상에 유전막을 형성하는 단계; 및상기 유전막 상에 삼수소화 질소 가스 및 질소 가스로 이루어지는 일군에서 선택되는 어느 하나의 가스를 포함하는 질소 소오스 가스 및 사염화 티타늄 가스 및 사요오드화 티타늄 가스로 이루어지는 일군에서 선택되는 어느 한 가스를 포함하는 티타늄 소오스 가스를 포함하는 반응 가스를 사용하는 화학 기상 증착(CVD)으로 질화 텅스텐막을 증착하고상기 질화 텅스텐막 상에 질소 가스, 삼불화 질소 가스 및 삼수소화 질소 가스를 포함하는 일군에서 선택되는 어느 하나의 가스를 포함하는 질소 소오스 가스 및 육불화 텅스텐 가스 및 수소 가스를 포함하는 텅스텐 소오스 가스를 포함하는 반응 가스를 사용하는 화학 기상 증착(CVD)으로 질화 티타늄막을 증착하여 상기 질화 텅스텐막 및 질화 티타늄막으로 이루어지는 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제1항에 있어서, 상기 유전막은 탄탈륨 산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제1항에 있어서, 상기 상부 전극을 형성하는 단계는상기 질화 티타늄막 상에 불순물이 도핑된 폴리 실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제1항에 있어서, 상기 질화 텅스텐막은 플라즈마 여기 화학 기상 증착 방법으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
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