KR100546163B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법

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KR100546163B1
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체기판 상부에 캐패시터의 하부전극을 형성하고, 상기 하부전극 상부에 Ti-실리사이드층/TiSiN층/탄탈이움산화막 적층구조나 Ti-실리사이드층/탄탈리움산화막 적층구조로 유전체막을 형성하되, 상기 TiSiN층은 NH3 플라즈마처리하여 상기 Ti-실리사이드층 표면에 형성한 다음, 상기 유전체막 상부에 상부전극을 형성하는 공정으로 안정된 특성을 갖는 유전체막을 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 캐패시터의 유전체막인 탄탈리움산화막 ( Ta2O5 ) 과 하부전극인 다결정실리콘의 중간에 고온 열공정에서 유발되는 계면 반응을 억제할 수 있는 박막을 형성하여 소자 특성을 향상하는 방법에 관한 것이다.
기존에는 반도체 소자에서의 축전기 형성방법에 관한 것으로서 질화실리콘과 실리콘산화막으로 구성되어 있는 일명 'NO구조'를 사용하였으나 반도체 소자의 고집적화에 따라서 기가-디램 ( Giga-Dram ) 이상의 초고집적 소자에서는 층분하게 축전용량을 확보하기 어렵게 되었다. 따라서 이를 대체한 유전체로서 고유전율을 갖는 탄탈리움산화막에 관하여 많이 연구되고 있다.
그러나, 상기 탄탈리움산화막 적용시 하부전극인 폴리실리콘과의 계면에 암모니아가스에 의한 RTN 처리 수행으로 일정두께의 질화실리콘층을 형성하여 후속 고온 열공정시 계면반응을 억제하지만 다소 불안한 특성을 나타내어 소자의 특성을 저하시키는 원인이 되고 있다.
본 발명은 종래기술에 따른 반도체소자의 특성 저하를 방지하기 위하여, 탄탈리움산화막과 하부전극인 폴리실리콘 사이의 계면 반응을 억제할 수 있는 박막을 형성하여 후속 고온 열공정시 열안정성을 확보하여 반도체소자의 특성을 향상시켜 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수 있도록 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
반도체기판 상부에 캐패시터의 하부전극을 형성하는 공정과,
상기 하부전극 상부에 Ti-실리사이드층/TiSiN층/탄탈리움산화막 적층구조나 Ti-실리사이드층/탄탈리움산화막 적층구조의 유전체막을 형성하되, 상기 TiSiN층은 NH3 플라즈마처리하여 상기 Ti-실리사이드층 표면에 형성하는 공정과,
상기 유전체막 상부에 상부전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 3 는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 개략도이다.
먼저, 반도체기판(미도시) 상에 다결정실리콘으로 하부전극(1)을 형성한다.
다음, 본 발명의 주요 부분인 Ti-실리사이드층(2) 및 TiSiN층(3)을 형성한다. 이때, 상기 Ti-실리사이드층을 CVD방법으로 형성하되, 증착용 소오스는 액체소스인 타이타니움 테트라 클로라이드 ( TiCl4 ) 소오스를 사용한다.
여기서, 상기 Ti-실리사이드층(2)은, 증착온도 250 ∼ 900 ℃, 증착압력 1 ∼ 20 Torr, TiCl4 유량 1 ∼ 100 sccm 그리고 반응성가스인 수소 유량을 100 ∼ 5000 sccm, SiH4 가스 유량을 1 ∼ 100 sccm 으로 하여 PECVD 방법으로 형성한다. 이때, 플라즈마 전력은 100 ∼ 1000 와트 정도로 한다.
그리고, 상기 TiSiN층(3)은 Ti-실리사이드층(2)을 NH3 플라즈마처리하여 TiSix + NH3 ---> TiSiN + H2 형식으로 반응을 일으킴으로써 형성한다.
그 다음, 상기 TiSiN 층(3) 상부에 탄탈리움산화막(4)을 형성하여 Ti-실리사이드층(2)/TiSiN층(3)/탄탈리움산화막(4)의 적층구조로 캐패시터의 유전체막을 형성한다.
그리고, 상기 유전체막 상부에 상부전극(5)을 형성하여 캐패시터를 형성한다. (도 1)
도 2 는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 개략도이다.
먼저, 하부전극인 다결정실리콘(1)을 형성하고, 그 상부에 Ti-실리사이드층(2)을 형성한 다음, 그 상부에 탄탈리움산화막(4)을 증착하여 Ti-실리사이드층(2)/탄탈리움산화막(4)의 적층구조의 적층구조를 갖는 캐패시터의 유전체막을 형성한다.
그리고, 상기 유전체막 상부에 상부전극(5)을 형성하여 캐패시터를 형성한다. (도 2)
도 3 은 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 형성방법을 개략도이다.
먼저, 하부전극인 다결정실리콘(1)을 형성하고, 그 상부에 TiSiN층(3)을 형성한다.
이때, 상기 TiSiN층(3)은, Ti-실리사이드층(2)을 형성하되, NH3 플라즈마 처리에 의하여 Ti-실리사이드층(2)층이 TiSiN 층(3)으로 변이될 수 있는 최소의 두께인 50 ∼ 150 Å 정도의 두께로 형성한다.
그 다음에, 상기 Ti-실리사이드층(2)층을 NH3 플라즈마 처리하여 TiSiN 층(3)으로 변이시킨다.
그리고, 상기 TiSiN 층(3) 상부에 탄탈리움산화막(4)을 증착하여 TiSiN 층(3)/탄탈리움산화막(4)의 적층구조를 갖는 캐패시터의 유전체막을 형성한다.
그리고, 상기 유전체막 상부에 상부전극(5)을 형성하여 캐패시터를 형성한다. (도 3)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 단순한 공정으로 안정된 박막 특성을 갖는 유전체막을 형성하여 후속 열공정시 박막층 사이의 상호 계면 반응을 크게 억제시킬 수 있으며 누설전류 및 캐패시터의 특성 열화를 억제시킬 수 있어 반도체 소자의 특성 및 신뢰성을 크게 향상시킬 수 있다. 따라서 향후 기가 디램급 이상의 반도체소자에 쉽게 적용할 수 있을 것으로 기대된다.
도 1 내지 도 3 은 본 발명의 제1,2,3실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 개략도.
<도면의 주요부분에 대한 부호 설명>
1 : 하부전극 2 : Ti-실리사이드층
3 : TiSiN 층 4 : 타탈리움 산화막
5 : 상부전극

Claims (4)

  1. 반도체기판 상부에 캐패시터의 하부전극을 형성하는 공정과,
    상기 하부전극 상부에 Ti-실리사이드층/TiSiN층/탄탈리움산화막 적층구조나 Ti-실리사이드층/탄탈리움산화막 적층구조로 유전체막을 형성하되, 상기 TiSiN층은 NH3 플라즈마처리하여 상기 Ti-실리사이드층 표면에 형성하는 공정과,
    상기 유전체막 상부에 상부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 Ti-실리사이드층은 CVD 방법으로 형성하되, 액체 소오스인 타이타니움 테트라 클로라이드 ( TiCl4 ) 소오스로 하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 Ti-실리사이드층은, RF 전력 100 ∼ 1000 와트, 증착온도 250 ∼ 900 ℃, 증착압력 1 ∼ 20 Torr, TiCl4 유량 1 ∼ 100 sccm 그리고 반응성가스인 수소 유량을 100 ∼ 5000 sccm, SiH4 가스 유량을 1 ∼ 100 sccm 으로 하여 PECVD 방법으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 NH3 플라즈마처리공정은 챔버온도 250 ∼ 900 ℃, 반응성가스 NH3 가스 100 ∼ 1000 sccm, RF 전력 100 ∼ 1000 와트의 조건으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03230561A (ja) * 1990-02-06 1991-10-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR970018530A (ko) * 1995-09-11 1997-04-30 김광호 반도체 메모리소자의 커패시터 제조방법
KR980012546A (ko) * 1996-07-15 1998-04-30 가네코 히사시 반도체 장치 제조 방법
KR19980015074A (ko) * 1996-08-19 1998-05-25 김광호 반도체 메모리 소자의 커패시터 및 그 제조방법

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