KR980012546A - 반도체 장치 제조 방법 - Google Patents

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마사노부 젠케
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가네코 히사시
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Abstract

종래는 하부 전극의 표면에 질화처리막을 형성하기 위한 공성수가 많이 들며 비용이 든다. 또한, 전처리와 세척의 회수에 의해서 표면적의 감소의 정도가 다르며 롯드에 의해서 용량값이 불균일해진다는 문제가 있다. 실리콘 기판(1)상에 산화 실리콘 막(2)을 형성하고 콘택트홀을 개구한 후, CVD법을 써서 인 침지의 비정질 실리콘막(3)을 성장시킨다. 계속해서 비정질 실리콘막(3)을 패터닝 및 HSG화해서 표면을 요철(凹凸)로 하고 표면적을 증가시킨 하부 전극(4)을 형성한다. 다음에 하부 전극(4)의 표면에만 선택적으로 티타늄 실리사이드막(5)을 성장한다. 다음에 질소 또는 암모니아 분위기중에서 열처리를 행하고 티타늄 실리사이드막(5)의 표면을 질화하고 질화 티타늄막(6)을 형성한다. 다음에 통상의 포토리소그래피 기술 및 드라이엣칭 기술을 써서 상부 전극의 모양으로 패터닝하고 용량부를 형성한다.

Description

반도체 장치 제조 방법
본 발명은 반도체 장치의 제조 방법에 관하며, 특히, 용량부를 갖는 반도체 장치의 제조 방법에 관한다. 다이나믹 랜덤 액세스 메모리(DRAM)등의 반도체 장치에서는 스택트 캐패시터, 트랜치 캐패시터 등으로 이루는 용량부를 둘 필요가 있다. 이중 스택트 캐패시터는 통상은 이하와 같이 형성된다. 즉, 반도체 기판상에 절연막을 거쳐서 폴리 실리콘막을 성장시킨 후, 인 등의 불순물을 폴리 실리콘막중에 도입한다. 다음에 포토래지스트막을 써서 플라즈마 엣칭 기술 등으로 이 폴리 실리콘막의 패터닝을 행하고 하부 전극을 형성한다. 다음에 하부 전극의 형성 방법과 마찬가지의 방법을 써서 상부 전극을 형성한다. 그러나 64Mbit ORAM과 같이 디바이스의 미세화가 진행하면 용량부의 전유면적도 그것에 따라서 미소화 되게 되며 그 때문에 종래의 산화 실리콘막 및 질화 실리콘막으로 이루는 용량 절연막 대신에 고유전율 재료의 산화 탄탈륨(Ta205)막를 쓰는 방법이 검토되어 있다. 하부 전극의 폴리 실리콘막과 Ta205막의 반응을 방지하거나 계면에 산화 실리콘막이 형성되는 것을 방지하기 위해서 하부 전극의 폴리 실리콘막과 Ta205막과의 사이에 질화 티타늄을 끼는 방법이 제안되고 있다.
도 8 및 도 9는 종래의 반도체 장치의 제조 방법의 제 1의 예의 공정단면도를 도시한다 종래 방법은 폴리 실리콘의 하부 전극상에 하부 전극상애 질화 티타늄을 형성하고 그 위에 Ta205막의 용량 절연막을 성막하고 용량부를 형성하는 기술이다(특개평 4-101453호 공보). 우선 도 8(a)에 도시하듯이 실리콘 기판(1)상에 산화 실리콘막(2)을 형성하고 또한 통상의 리소그래피 기술 및 드라이엣칭 기술을 써서 콘택트홀을 거쳐서 실리콘 기판(1)상에 접속하게 형성한다.
다음에, 하부 전극(3)상의 자연산화막을 제거하기 위해서 전처리나 세척을 행하고 도 8(b)에 도시하듯 이 스패터법 등으로 하부 전극(13)상에 티타늄막(14)을 20nm-100nm의 두께로 형성한다.
이때의 전처리로서 예컨대 불산과 불화암모니아와의 혼합수용액,과산화수소와 황산과의 혼합수용액을 쓰거나 하는 소위 RCA 세척이라는 것을 써도 좋다.
다음에, 질소, 암모니아 또는 질소와 암모니아의 혼합 가스 분위기중에서 500℃∼700℃로 열처리를 하고 도 8(c)에 도시하듯이 하부 전극(13)상의 티타늄은 티타늄 실리사이드막(16)에 산화실리콘막(2)상의 티타늄은 질화 티타늄막(15)으로 한다. 그리고 암모니아와 과산화수소를 포함하는 수용액중에 담그고 도 8(d)에 도시하듯이 질화티타늄막(15)을 선택적으로 제거한다.
다음에 질소, 암모니아 또는 질소와 암모니아의 혼합 가스 분위기중에서 800℃∼1000℃로 열처리하고도 9(e)에 도시하듯이 하부 전극(13)상의 티타늄 실리사이드막(16)을 질화처리해서 질화 처리막(17)을 형성한다. 이어서 도 9(f)에 도시하듯이 Ta205막(7)을 스패터 또는 화학기상성장(CVD)법으로 5nm-5Onm의 두께로 형성하고 용량절연막으로 한다. 최후에 도 9(g)에 도시하듯이 상부 전극(8)을 형성해서 용량부가 완성된다. 이 종래의 제조 방법으로 제조된 반도체 장치에서는 Ta205막(7)을 용량 절연막으로서 쓰고 있는데 고유전을 재료만으로는 기가비트급의 DRAM에는 대웅할 수 없다는 문제가 있다. 단지, 폴리 실리콘막으로 캐패시터의 하부 전극(13)을 형성하는 수단을 채용하고 있다면 필요한 용량을 확보하는 것이 곤란해진다. 그래서 용량부의 점유면적을 증가시키지 않고 실효적으로 전극면적을 증가시키는 수단으로서 하부 전극의 표면을 요철로 해서 표면적을 증가한 후, 고유전율 재료인 Ta205막을 형성하고 용량값이 높은 용량부를 형성하는 방법이 종래 제안되어 있다(예를들면 안터내셔널 일렉트론 디바이시즈 미팅 1994, 테크니칼 다이제스트의 639쪽). 이 종래 방법에서는 실린더형의 하부 전극 표면을 HSG(Hemi-Sphere-Grain) 화해서 표면적을 증가시키고 고유전율 재료인 Ta205막을 용량 절연막으로서 쓰는 기술이 개시되어 있다.
그런데 도 8 및 도 9와 더불어 설명한 전자의 종래 방법에서는 Ta205막(7)을 쓰고 있으므로 하부 전극(13)의 폴리 실리콘막과 Ta205막(7)과의 반응을 방지하거나 계면에 산화실리콘막이 형성되는 것을 방지하기 위하여 질화처리막(17)을 하부 전극(13)과 Ta205막(7)의 사이에 낄 필요가 있으며 하부 전극(13)의 표면에 질화처리막(17)을 형성하기 위한 공정수가 많이 걸리며 비용이 걸린다는 문제가 있다. 또, HSG화한 하부 전극상에 고유전율 재료의 Ta205막을 형성하는 후자의 종래 방법에서는 하부 전극의 폴리 실리콘막과 Ta205막의 반응을 방지하거나 계면에 산화실리콘막이 형성되는 것을 방지하기 위해서 전자의 종래 방법과 하부 전극의 폴리 실리콘막과 Ta205만과의 사이에 질화티타늄을 낄 필요가 있다. 그런데, HSG화한 하부 전극 표면의 요철은 수10nm의 크기이며 티타늄이나 질화티타늄 성막전의 자연 산화막 제거를 위한 전처리와 세척 등으로 표면의 요철이 엣칭되고 표면적이 감소한다는 문제가 있다. 또, 전처리와 세척의 회수에 의해서 표면적이 감소한다는 문제가 있다. 또, 전처리와 세척의 회수에 의해서 표면적의 감소의 정도가 다르며 롯트에 의해 표면적이 불균일로 되며 즉 용량값이 불균일해진다는 문제가 있다.
또한, 하부 전극 표면이 요철인 경우, 철(Fe)의 부분에 인(P) 등의 불순물이 확산되기 어렵기 때문에 하부 전극 속의 공핍층이 신장하고 실효적인 용량값이 내리고 표면적을 증가시킨 메릿을 살릴 수 없다는 문제도 있다.
본 발명은 이상의 점을 감안해서 이루어진 것이며 실효적으로 고용량값을 가지며 또한, 용량값의 재현성이 양호한 용량부를 갖는 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
또, 본 발명의 다른 목적은 고용량값을 갖는 반도체를 양산적으로 재현 양호하고 공성수 적게 제조할 수 있는 반도체 장치의 제조 방법을 제조하는데 있다.
본 발명은 상기의 목적을 달성하기 위해서 반도체 기판상에 표면을 요철로한 하부 전극을 형성하는 제 1의 공정과 하부 전극상에 질화티타늄막을 형성하는 제 2의 공정과 질화티타늄막상에 고유전을 재료 또는 강유전체 재료의 유전체막을 형성하는 제 3의 공정과 유전체막상에 상부 전극을 형성하는 제 4의 공정을 포함하는 것을 특징으로 한다.
본 발명에서는 표면을 요철로 한 하부 전극상에 질화티타늄막을 형성하게 했기 때문에 공정수를 종래에 비해서 적게 할 수 있는 동시에 하부 전극의 요철의 부분에 불순물이 확산되기 어렵고 실효적인 용량값이 저하하는 현상을 질화티타늄막으로 방지할 수 있다. 또, 본 발명은 티타늄 질화막은 하부 전극상에만 선택적으로 성장케 하거나 하부 전극 표면의 자연산화막을 환원할 수 있다.
제1도는 본 발명으로 이루는 반도체 장치의 제조 방법의 제 1실시의 형태에 있어서의 각 공정 단계의 반도체 장치의 모식적 단면도(1).
제2도는 본 발명으로 이루는 반도체 장치의 제조 방법의 제 1의 실시의 형태에 있어서의 각 공정 단계의 반도체 장치의 모식적 단면도(2).
제3도는 본 발명의 제 1의 실험형태에 의해 제조된 반도체 장치의 용량부의 용량값-전압 특성을 종래와 대비해서 대된 도면.
제4도는 본 발명으로 이루는 반도체 장치의 제조방법의 제 2의 실시의 형태에 있어서의 각 공정 단계의 반도체 장치의 모식적 단면도(1)
계5도는 본 발명으로 이루는 반도채 장치의 제조 방법의 제 2의 실시의 형태에 있어서의 각 공정 단계의 반도체 장치의 모식적 단면도(2)
제6도는 하부 전극 표면적의 세척 회수 의존성을 도시하는 도면.
제7도는 본 발명의 제 2의 실시의 형태에 의해 제조된 반도체 장치의 용량부의 용량값의 룻트 이론성을 증대에 대비해서 도시하는 도면.
재8도는 종랜의 반도체 장치의 제조 방법의 1예를 도시하는 각 공정 단계의 반도체 장치의 모식적 단면도(1)
제9도는 종랜의 반도체 장치의 제조 방법의 1예를 도시하는 각 공정 단계의 반도체 장치의 모식적 단면도(2)
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 산화 실리콘막
3 : P 침지 비정질 실리콘막 4 : 표면을 요철로 한 하부 전극
5 : 티타늄 실리사이드막 6 : 질화 티타늄막
7 : 산화탄탈륨(Ta205) 8 : 상부 전극
9 : 폴리실리콘 막 10 :표면을 요철로 한 하부 전극
11 : 티타늄 막 12 : 질화 티타늄 막.
다음에 본 발명의 실시의 형태에 대해서 도면과 더불어 설명한다. 도 1 및 도 2는 본 발명으로 이루는 반도체 장치의 제조 방법의 제 1의 실시의 형태에 있어서의 각 공정단계의 반도체 장치의 모식적 단면도를 도시한다. 우선, 도 1(a)에 도시하듯이 실리콘기판(1)상에 산화실리콘막(2)을 형성하고 통상의 포토리소그래피 기술 및 드라이엣칭 기술을 써서 산화실리콘막(2)에 콘택트홀을 개구한 후, CVD법을 써서 인(P)침지의 비정질실리콘막(30)을 막두께 200nm-500nm로 성장시킨다. 이 경우의 성장 조건은 예를들면 반응 가스 Si2H6또는 SiH4PH3압력 13-26Pa, 성장온도 600-500℃가 있으며 비정질 실리콘막(3)중의 인농도는 1에서 5x1020atom/cm이다. 계속해서 통상의 포토리소그래피 기술 및 드라이엣칭 기술을 써서 비정질 실리콘막(3)을 하부 전극의 형상으로 패터닝 한다.
계속해서 도 1(b)에 도시하듯이 비정질 실리콘막(3)을 HSG화해서 표면을 요철로 하고 표면적을 증가시킨 하부 전극(4)을 형성한다. 이때의 조건은 예를 들면, 온도 540℃-650℃에서 압력 0.133Pa 이하이고 Si2H6가스를 20-30sccm로 1~2 분류하고, 그후, 1-10분간 가열한다. 통상의 폴리 실리콘에 비교해서 약 2배의 표면적의 하부 전극(9)이 형성된다. 이 방법에 대해서는 특개평 5-304273호 공보에 기재되어 있다. 그리고, 프라즈마 CVD법 등을 써서 HSG화한 하부 전극(4)의 표면만에 도 1(c)에 도시하듯이 선택적으로 티타늄 실리사이드 막(5)을 1nm-20nm 형성한다. 예를들면 4염화티타늄(TiCl4) 0.1-1sccm, 수소(H2) 10-50sccm, 알곤(Ar) 10-50sccm으로 압력 0.3-1Pa, RF 파워 50-200W, 온도 600-750℃로 성막할 수 있다. 그리고 질소 또는 암모니아 분위기중에서 700-900℃로 열처리를 행하고 도 1(d)에 도시하듯이 티타늄 실리사이드막(5)의 표면을 질화해서 질화티타늄막(6)을 형성한다. 다음에 감압 CVD(LPCVD)법 등으로 도 2(e)에 도시하듯이 Ta2O5막(7)을 5-20nm의 막 두께로 성막한다. 예를들면 테트라에톡시탄탈륨(Ta(OC2H5)5)와 산소(O2) 가스를 써서 400-500℃에서 Ta2O5막(7)을 성장한다. 그후, 필요에 따라서 O2또는 오존(O3)을 포함하는 O2분위기에서 열처리를 행하고 막질을 개량한다. 그후, 스패터법으로 질화티타늄 막을 100nm-200nm성막한다. 다음에 통상의 포토라소그래피 기술 및 드라이엣칭 기술을 써서 도 2(f)에 도시하듯이 상부 전극(8)의 모양으로 패터닝하고 용량부를 형성한다. 이상 설명한 바와 같이 본 실시의 형태에서는 선택적으로 하부 전극(4)상에 티타늄 실리사이드막(5)을 성막하고 열처리에 의한 질화티타늄화하므로 종래 기술에 비교해서 열처리 및 질화티타늄 제거의 공정이 각각 1회 감소한다는 효과가 있다.
도 3은 본 실시의 형태의 용량부의 용량값-전압 특성을 종래와 대비해서 도시한다. 본 실시의 형태에서는 하부 전극(4)의 표면에 질화티타늄막(6)을 형성하므로 그 용량부의 용량값-전압 특성은 도 3에 I로 도시하듯이 종래 방법으로 제조된 반도체 장치의 용량부의 용량값-전압 특성 II에 비해 HSG화하므로서 관찰된 공핍층의 확대를 방지할 수 있고 실효적인 용량값의 저하를 누릴 수 있다. 다음에 본 발명의 제 2의 실시의 형태에 대해서 설명한다. 도 4 및 도 5는 본 발명으로 이루는 반도체 장치의 제조 방법의 제 2의 실시의 형태에 있어서의 각 공정단계의 반도체 장치의 모식적 단면도를 도시한다. 이 제 2의 실시의 형태는 제 1의 실시의 형태의 선택 티타늄 실리사이드 대신에 선택 티타늄 CVD법을 쓰는 것이다. 우선, 도 4(a)에 도시하듯이 실리콘 기판(1)상에 산화 실리콘막(2)을 형성하고 통상의 포토리소그래프 기술 및 드라이엣칭 기술을 써서 산화실리콘막(2)에 콘택트홀을 개구한 후, CVD법을 써서 폴리 실리콘막(9)로 막고 200nm-500nm으로 성장시킨다. 이 경우의 성장조건은 예를들면 반응가스 SiH4, 압력 13-26Pa, 성장온도 600-650℃이다. 계속해서 통상의 리소그래피 기술 및 드라이엣칭 기술을 써서 폴리 실리콘막(9)을 하부 전극의 형상으로 패터닝한다. 그후, 인(P) 등의 불순물을 확산법으로 하부 전극의 폴리 실리콘중에 도입한다. 폴리 실리콘등의 P 농도는 약 1에서 8x1020atom/㎤이다.
다음에, 150-180℃로 가열한 일산 용액중에 담그고 폴리 실리콘막(9) 표면에 수 10nm-200nm의 요철을 형성하고 도 4(b)에 도시하듯이 표면적을 2-3배 증가시킨 하부 전극(10)을 형성한다. 이 형성 방법은 공지되어 있다(미국 특허 명세서 제 5372962호).
그리고 표면을 요철로 한 하부 전극(10)의 표면만에 플라즈마 CVD법 등을 써서 도 4(c)에 도시하듯이 선택적으로 티타늄막(91)을 1-2Onm의 막 두께로 형성한다. 제 1의 실시의 형태와 마찬가지의 플라즈마 장치를 써서 예를들면 4염화 티타늄(TiC14)을 0.1-0.5sc㎝, 수소(H2)를 10-5Osccm, 알곤(Ar)을 10-5Osccm으로 압력 0.3-lPa, RF 파워 5O-2OOW, 온도 600-750℃로 성막할 수 있다.
이 때, 선택적으로 티타늄 실리사이드층도 형성되고 있다. 그리고 질소 또는 암모니아 분위기중에서 700-900℃로 열처리를 하고 도 4(d)에 도시하듯이 티타늄 표면을 질화해서 질화티타늄막(12)을 형성한다. 계속해서 도 5(e)에 도시하듯이 LPCVD법 등으로 Ta205막(7)을 디바이스 표면에 5-2Onm 성막한다. 예를들면 테트라에톡지탄탈륨(Ta(OC2H5)5)와 산소(02) 가스를 써서 400-500℃에서 Ta205막을 성장한다. 그후, 필요에 따라서 02또는 오존(02)을 포함하는 O2분위기에서 열처리를 하고 막질을 개량한다. 그후, 스패터법으로 질화티타늄 막을 100nm-200nm성막한다. 다음에 통상의 포토라소그래피 기술 및 드라이엣칭 기술을 써서 도 5(f)에 도시하듯이 상부 전극(8)의 모양으로 패터닝 하고 용량부를 형성한다.
이상과 같이 형성한 용량부는 재현성 양호하게 고용량값이 얻어진다. 또, 티타늄 실리사이드를 CVD로 성장할 때 TiC14을 쓰기 때문에 TiCl4와 하부 전극(10)의 실리콘(Si)이 반응하거나 하부 전극(10)상의 자연산화막을 환원하거나 한다. 그 때문에 스패터법으로 전처리나 세척에서 티타늄 실리사이드를 CVD로 성장할 때는 5일간으로 길어도 좋다. 그 결과, 성막전의 전처리나 세척을 고쳐하는 회수가 줄어들므로 전처리나 세척에 의한 하부 전극(10)표면의 요철의 엣칭 이 거의 없어지므로 롯트에 의 한 용량값의 불균일이 매우 작아진다는 효과도 있다.
도 6은 HSG화한 하부 전극의 표면적의 세척 회수 의존성을 도시한다. 동 도면중, 종축이 표면적비, 횡축이 세척 회수를 나타낸다. 동 도면에 도시하듯이 종래 기술같이 티타늄막 성막전에 세척 복수회 행하면 표면적 이 감소한다는 것을 알 수 있다. 본 실시의 형태의 경우는 허용시간이 길기 때문에 세 척 회수가 거의 증가하지 않기 때문에 종래와 같은 문제점은 발생하지 않으며 롯트에 의한 용량값의 불균일은 매우 작아진다.
도7은 용량값의 롯트 의존성을 나타낸다 동 도면에 있어서 종축은 용량값 상대비, 횡축은 롯트 번호를 나타내며 Ⅲ은 종래 기술의 롯트 의존성, IV는 본 발명의 롯트 의존성을 나타낸다. 도 7로 알 수 있듯 이 달 발명 쪽이 종래보다 용량값과 불균형이 반분(半分) 이하로 되어 있다.
제3의 실시의 형태의 경우도 제1의 실시의 형태와 마찬가지 효과가 있음은 물론이다. 또, 제 1의 실시의 형태도 제 2의 실시의 형태와 마찬가지의 효과가 있다. 또한, 제 1의 실시의 형태 및 제 2의 실시의 형태에서는 선택적으로 티타늄이나 티타늄 실리사이드를 성장하는 방법으로서 프라즈마 CVD법으로 설명했는데 열에 의한 LP-CVD법을 써도 좋다. 이 경우의 성장 조건으로서는 예를들면 TiCl4가 0.1-0.5sccm, SiH4, 압력 0.1-1Pa, 성장온도 650-950℃의 조건이 있다.
또, 제 1의 실시의 형태 및 제 2의 실시의 형태에서는 용량 절연막으로서 고유전율 재료의 Ta2O5막을 쓰도록 설명했는데 다른 고유전율 재료나 강유전체막을 써도 본 발명의 소기의 효과가 얻어진다. 또, 본 발명은 산화실리콘막과 질화실리콘막으로 이루는 용량절연막에 적용할 수 있고 이 경우 표면에 요철이 있는 하부 전극의 공핍층의 신장을 방지할 수 있고 실효적인 용량값이 내리지 않는다는 효과가 있다.
이상, 설명한대로 본 발명에 의하면 표면에 요철이 있는 하부 전극 표면상에 티타늄이나 티타늄 실리사이드를 성장하고 열처리를 행하고 질화티타늄을 형성하고 그 위에 유전체막과 하부 전극의 반응 방지를 적은 공정으로 할 수 있다.
또, 본 방법에 의하면 선택 성장을 쓰므로서 하부 전극 표면의 자연산화막을 환원하고 있으므로 선택성장전의 전처리나 세척으로부터의 허용시간을 길게 할 수 있고 전처리나 세척을 고쳐하는 것이 매우 적어진다는 효과가 있다. 그 결과, 본 발명은 전처리나 세척에 의한 하부 전극 표면의 요철의 깎임이 거의 없게 되며 롯트에 의한 표면적의 불균일, 즉 용량값의 불균일이 감소한다는 효과를 갖는다. 또한, 본 발명에 의하면 하부 전극 표면이 요철인 경우, 요철의 부분에 인(P) 등의 불순물이 확산되기 어렵기 때문에 공핍층이 신장되고 실효적인 용량값이 내려간다는 문제점을 질화티타늄을 하부 전극과 유전체막과의 사이에 삽입함으로서 해결된다.

Claims (6)

  1. 반도체 기판상에 표면을 요철로 한 하부 전극을 형성하는 제1 의 공정과, 상기 하부 전극상에 질화티타늄막을 형성하는 제 2의 공정과, 상기 질화티타늄막상에 고유전율 재료 또는 강유전체 재료의 유전체막을 형성하는 제 3의 공정과, 상기 유전체막상에 상부 전극을 형성하는 제 4의 공정을 포함하는 것을 특징으로 하는 용량부를 갖는 반도체 장치의 방법.
  2. 제1항에 있어서, 상기 제 2의 공정은 상기 하부 전극상에 티타늄 실리사이드막을 형성하는 공정과 질소 또는 암모니아를 포함하는 분위기중에서 열처리를 행하고 상기 티타늄 실리사이드막을 질화하고 상기 질화티타늄막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 티타늄 실리사이드막은 상기 하부 전극상에만 선택적으로 성장하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 제 2의 공정은 상기 하부 전극상에 티타늄막을 형성하는 공정과 질소 또는 암모니아를 포함하는 분위가중에서 열처리를 행하고 상기 티타늄막의 표면을 질화해서 상기 질화티타늄막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 티타늄막은 상기 하부 전극상에만 선택적으로 성장하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1 또는 제4항에 있어서, 상기 제 3의 공정은 상기 질화-티타늄막상에 고유전율 재료 또는 강유전체 재료의 유전체막을 형성하는 공정과 상기 유전체막을 산소 또는 오존을 포함하는 산소분위기중에서 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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