JP3105788B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3105788B2 JP3105788B2 JP08184830A JP18483096A JP3105788B2 JP 3105788 B2 JP3105788 B2 JP 3105788B2 JP 08184830 A JP08184830 A JP 08184830A JP 18483096 A JP18483096 A JP 18483096A JP 3105788 B2 JP3105788 B2 JP 3105788B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- lower electrode
- titanium
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に容量部を有する半導体装置の製造方法に
関する。
法に係り、特に容量部を有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）等の半導体装置では、スタックトキャ
パシタ、トレンチキャパシタ等からなる容量部を設ける
必要がある。このうち、スタックトキャパシタは、通常
は以下のようにして形成される。すなわち、半導体基板
上に絶縁膜を介してポリシリコン膜を成長させた後、燐
等の不純物をポリシリコン膜中に導入する。次に、フォ
トレジスト膜を用いて、プラズマエッチング技術等にて
このポリシリコン膜のパターニングを行い、下部電極を
形成する。次に、下部電極の形成方法と同様の方法を用
いて上部電極を形成する。
モリ（ＤＲＡＭ）等の半導体装置では、スタックトキャ
パシタ、トレンチキャパシタ等からなる容量部を設ける
必要がある。このうち、スタックトキャパシタは、通常
は以下のようにして形成される。すなわち、半導体基板
上に絶縁膜を介してポリシリコン膜を成長させた後、燐
等の不純物をポリシリコン膜中に導入する。次に、フォ
トレジスト膜を用いて、プラズマエッチング技術等にて
このポリシリコン膜のパターニングを行い、下部電極を
形成する。次に、下部電極の形成方法と同様の方法を用
いて上部電極を形成する。
【０００３】しかし、６４ＭｂｉｔＤＲＡＭのように、
デバイスの微細化が進むと、容量部の専有面積もそれに
伴って微小化されるようになり、そのため従来の酸化シ
リコン膜及び窒化シリコン膜からなる容量絶縁膜の代わ
りに、高誘電率材料の酸化タンタル（Ｔａ2Ｏ5）膜を用
いる方法が検討されている。下部電極のポリシリコン膜
とＴａ2Ｏ5膜の反応を防止したり、界面に酸化シリコン
膜が形成されるのを防止するために下部電極のポリシリ
コン膜とＴａ2Ｏ5膜との間に窒化チタンを挟む方法が提
案されている。
デバイスの微細化が進むと、容量部の専有面積もそれに
伴って微小化されるようになり、そのため従来の酸化シ
リコン膜及び窒化シリコン膜からなる容量絶縁膜の代わ
りに、高誘電率材料の酸化タンタル（Ｔａ2Ｏ5）膜を用
いる方法が検討されている。下部電極のポリシリコン膜
とＴａ2Ｏ5膜の反応を防止したり、界面に酸化シリコン
膜が形成されるのを防止するために下部電極のポリシリ
コン膜とＴａ2Ｏ5膜との間に窒化チタンを挟む方法が提
案されている。
【０００４】図８及び図９は従来の半導体装置の製造方
法の第１の例の工程断面図を示す。この従来方法は、ポ
リシリコンの下部電極上に窒化チタンを形成し、その上
にＴａ2Ｏ5膜の容量絶縁膜を成膜し、容量部を形成する
技術である（特開平４−１０１４５３号公報）。まず、
図８（ａ）に示すように、シリコン基板１上に酸化シリ
コン膜２を形成し、更に通常のリソグラフィ技術及びド
ライエッチング技術を用いて、コンタクトホールを酸化
シリコン膜２に開口した後、ポリシリコンの下部電極１
３をコンタクトホールを介してシリコン基板１上に接続
するように形成する。
法の第１の例の工程断面図を示す。この従来方法は、ポ
リシリコンの下部電極上に窒化チタンを形成し、その上
にＴａ2Ｏ5膜の容量絶縁膜を成膜し、容量部を形成する
技術である（特開平４−１０１４５３号公報）。まず、
図８（ａ）に示すように、シリコン基板１上に酸化シリ
コン膜２を形成し、更に通常のリソグラフィ技術及びド
ライエッチング技術を用いて、コンタクトホールを酸化
シリコン膜２に開口した後、ポリシリコンの下部電極１
３をコンタクトホールを介してシリコン基板１上に接続
するように形成する。
【０００５】次に、下部電極１３上の自然酸化膜を除去
するために、前処理や洗浄を行い、図８（ｂ）に示すよ
うに、スパッタ法等で下部電極１３上にチタン膜１４を
２０ｎｍ〜１００ｎｍの厚さに形成する。このときの前
処理として、例えばフッ酸とフッ化アンモンの混合水溶
液、希フッ酸水を用いたり、洗浄としては過酸化水素と
アンモニアとの混合水溶液、過酸化水素と硫酸との混合
水溶液を用いたりする、いわゆるＲＣＡ洗浄といわれて
いるものを用いてもよい。
するために、前処理や洗浄を行い、図８（ｂ）に示すよ
うに、スパッタ法等で下部電極１３上にチタン膜１４を
２０ｎｍ〜１００ｎｍの厚さに形成する。このときの前
処理として、例えばフッ酸とフッ化アンモンの混合水溶
液、希フッ酸水を用いたり、洗浄としては過酸化水素と
アンモニアとの混合水溶液、過酸化水素と硫酸との混合
水溶液を用いたりする、いわゆるＲＣＡ洗浄といわれて
いるものを用いてもよい。
【０００６】次に、窒素、アンモニア又は窒素とアンモ
ニアの混合ガス雰囲気中で、５００℃〜７００℃で熱処
理を行い、図８（ｃ）に示すように、下部電極１３上の
チタンはチタンシリサイド膜１６に、酸化シリコン膜２
上のチタンは窒化チタン膜１５にする。そして、アンモ
ニアと過酸化水素を含む水溶液中に浸し、図８（ｄ）に
示すように、窒化チタン膜１５を選択的に除去する。
ニアの混合ガス雰囲気中で、５００℃〜７００℃で熱処
理を行い、図８（ｃ）に示すように、下部電極１３上の
チタンはチタンシリサイド膜１６に、酸化シリコン膜２
上のチタンは窒化チタン膜１５にする。そして、アンモ
ニアと過酸化水素を含む水溶液中に浸し、図８（ｄ）に
示すように、窒化チタン膜１５を選択的に除去する。
【０００７】次に、窒素、アンモニア又は窒素とアンモ
ニアの混合ガス雰囲気中で、８００℃〜１０００℃で熱
処理を行い、図９（ｅ）に示すように、下部電極１３上
のチタンシリサイド膜１６を窒化処理して窒化処理膜１
７を形成する。続いて、図９（ｆ）に示すように、Ｔａ
2Ｏ5膜７をスパッタ又は化学気相成長（ＣＶＤ）法で５
ｎｍ〜５０ｎｍの厚さに形成し、容量絶縁膜とする。最
後に、図９（ｇ）に示すように、上部電極８を形成して
容量部が完成する。
ニアの混合ガス雰囲気中で、８００℃〜１０００℃で熱
処理を行い、図９（ｅ）に示すように、下部電極１３上
のチタンシリサイド膜１６を窒化処理して窒化処理膜１
７を形成する。続いて、図９（ｆ）に示すように、Ｔａ
2Ｏ5膜７をスパッタ又は化学気相成長（ＣＶＤ）法で５
ｎｍ〜５０ｎｍの厚さに形成し、容量絶縁膜とする。最
後に、図９（ｇ）に示すように、上部電極８を形成して
容量部が完成する。
【０００８】この従来の製造方法で製造された半導体装
置では、Ｔａ2Ｏ5膜７を容量絶縁膜として用いている
が、高誘電率材料のみではギガビット級のＤＲＡＭには
対応できないという問題がある。単にポリシリコン膜で
キャパシタの下部電極１３を形成する手段を採用してい
たのでは、必要な容量を確保することが困難になってき
ている。そこで、容量部の占有面積を増加させることな
く実効的に電極面積を増加させる手段として、下部電極
の表面に凹凸にして表面積を増加させた後に、高誘電率
材料のＴａ2Ｏ5膜を形成して、容量値の高い容量部を形
成する方法が従来提案されている（例えば、インターナ
ショナル・エレクトロン・デバイシーズ・ミーティン
グ、１９９４、テクニカルダイジェストの６３９頁）。
置では、Ｔａ2Ｏ5膜７を容量絶縁膜として用いている
が、高誘電率材料のみではギガビット級のＤＲＡＭには
対応できないという問題がある。単にポリシリコン膜で
キャパシタの下部電極１３を形成する手段を採用してい
たのでは、必要な容量を確保することが困難になってき
ている。そこで、容量部の占有面積を増加させることな
く実効的に電極面積を増加させる手段として、下部電極
の表面に凹凸にして表面積を増加させた後に、高誘電率
材料のＴａ2Ｏ5膜を形成して、容量値の高い容量部を形
成する方法が従来提案されている（例えば、インターナ
ショナル・エレクトロン・デバイシーズ・ミーティン
グ、１９９４、テクニカルダイジェストの６３９頁）。
【０００９】この従来方法では、シリンダー型の下部電
極表面をＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｅ−Ｇｒａｉ
ｎ）化して表面積を増加させて、高誘電率材料のＴａ2
Ｏ5膜を容量絶縁膜として用いる技術が開示されてい
る。
極表面をＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｅ−Ｇｒａｉ
ｎ）化して表面積を増加させて、高誘電率材料のＴａ2
Ｏ5膜を容量絶縁膜として用いる技術が開示されてい
る。
【００１０】
【発明が解決しようとする課題】しかるに、図８及び図
９と共に説明した前者の従来方法では、Ｔａ2Ｏ5膜７を
用いているので下部電極１３のポリシリコン膜とＴａ2
Ｏ5膜７との反応を防止したり、界面に酸化シリコン膜
が形成されるのを防止するために窒化処理膜１７を下部
電極１３とＴａ2Ｏ5膜７の間に挟む必要があり、下部電
極１３の表面に窒化処理膜１７を形成するための工程数
が多くかかり、コストがかかるという問題がある。
９と共に説明した前者の従来方法では、Ｔａ2Ｏ5膜７を
用いているので下部電極１３のポリシリコン膜とＴａ2
Ｏ5膜７との反応を防止したり、界面に酸化シリコン膜
が形成されるのを防止するために窒化処理膜１７を下部
電極１３とＴａ2Ｏ5膜７の間に挟む必要があり、下部電
極１３の表面に窒化処理膜１７を形成するための工程数
が多くかかり、コストがかかるという問題がある。
【００１１】また、ＨＳＧ化した下部電極上に高誘電率
材料のＴａ2Ｏ5膜を形成する後者の従来方法では、下部
電極のポリシリコン膜とＴａ2Ｏ5膜の反応を防止した
り、界面に酸化シリコン膜が形成されるのを防止するた
めに、前者の従来方法のように下部電極のポリシリコン
膜とＴａ2Ｏ5膜との間に窒化チタンを挟む必要がある。
ところが、ＨＳＧ化した下部電極表面の凹凸は数十ｎｍ
の大きさであり、チタンや窒化チタン成膜前の自然酸化
膜除去のための前処理又は洗浄等で表面の凹凸がエッチ
ングされ、表面積が減少するという問題がある。また、
前処理や洗浄の回数により表面積の減少の程度が異な
り、ロットにより表面積がばらつき、つまり容量値がば
らつくという問題がある。
材料のＴａ2Ｏ5膜を形成する後者の従来方法では、下部
電極のポリシリコン膜とＴａ2Ｏ5膜の反応を防止した
り、界面に酸化シリコン膜が形成されるのを防止するた
めに、前者の従来方法のように下部電極のポリシリコン
膜とＴａ2Ｏ5膜との間に窒化チタンを挟む必要がある。
ところが、ＨＳＧ化した下部電極表面の凹凸は数十ｎｍ
の大きさであり、チタンや窒化チタン成膜前の自然酸化
膜除去のための前処理又は洗浄等で表面の凹凸がエッチ
ングされ、表面積が減少するという問題がある。また、
前処理や洗浄の回数により表面積の減少の程度が異な
り、ロットにより表面積がばらつき、つまり容量値がば
らつくという問題がある。
【００１２】更に、下部電極表面が凹凸の場合、凸の部
分に燐（Ｐ）等の不純物が拡散しにくいため下部電極側
の空乏層が伸び、実効的な容量値が下がり、表面積を増
加させたメリットが生かされないという問題もある。
分に燐（Ｐ）等の不純物が拡散しにくいため下部電極側
の空乏層が伸び、実効的な容量値が下がり、表面積を増
加させたメリットが生かされないという問題もある。
【００１３】本発明は以上の点に鑑みなされたもので、
実効的に高容量値を持ち、かつ、容量値の再現性の良い
容量部を持つ半導体装置を製造し得る半導体装置の製造
方法を提供することを目的とする。
実効的に高容量値を持ち、かつ、容量値の再現性の良い
容量部を持つ半導体装置を製造し得る半導体装置の製造
方法を提供することを目的とする。
【００１４】また、本発明の他の目的は、高容量値を持
つ半導体を量産的に再現良く工程数少なく製造し得る半
導体装置の製造方法を提供することにある。
つ半導体を量産的に再現良く工程数少なく製造し得る半
導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】 本発明は上記の目的を
達成するため、半導体基板上に表面を凹凸にした下部電
極を形成する第１の工程と、下部電極上のみにチタンシ
リサイド膜を選択的に成長させる第２の工程と、チタン
シリサイド膜を窒化チタン膜にする第３の工程と、窒化
チタン膜上に高誘電率材料又は強誘電体材料の誘電体膜
を形成する第４の工程と、誘電体膜上に上部電極を形成
する第５の工程とを含むことを特徴とする。
達成するため、半導体基板上に表面を凹凸にした下部電
極を形成する第１の工程と、下部電極上のみにチタンシ
リサイド膜を選択的に成長させる第２の工程と、チタン
シリサイド膜を窒化チタン膜にする第３の工程と、窒化
チタン膜上に高誘電率材料又は強誘電体材料の誘電体膜
を形成する第４の工程と、誘電体膜上に上部電極を形成
する第５の工程とを含むことを特徴とする。
【００１６】この発明では、表面を凹凸にした下部電極
上に窒化チタン膜を形成するようにしたため、工程数を
従来に比べて少なくすることができると共に、下部電極
の凹凸の部分に不純物が拡散しにくく実効的な容量値が
低下する現象を窒化チタン膜により防止できる。また、
本発明はチタン窒化膜は下部電極上にのみ選択的に成長
するようにしたため、下部電極表面の自然酸化膜を還元
できる。
上に窒化チタン膜を形成するようにしたため、工程数を
従来に比べて少なくすることができると共に、下部電極
の凹凸の部分に不純物が拡散しにくく実効的な容量値が
低下する現象を窒化チタン膜により防止できる。また、
本発明はチタン窒化膜は下部電極上にのみ選択的に成長
するようにしたため、下部電極表面の自然酸化膜を還元
できる。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１及び図２は本発明になる半
導体装置の製造方法の第１の実施の形態における各工程
段階の半導体装置の模式的断面図を示す。まず、図１
（ａ）に示すように、シリコン基板１上に酸化シリコン
膜２を形成して通常のフォトリソグラフィ技術及びドラ
イエッチング技術を用いて酸化シリコン膜２にコンタク
トホールを開口した後、ＣＶＤ法を用いて燐（Ｐ）ドー
プの非晶質シリコン膜３を膜厚２００ｎｍ〜５００ｎｍ
に成長させる。この場合の成長条件は、例えば反応ガス
Ｓｉ2Ｈ6又はＳｉＨ4とＰＨ3、圧力１３〜２６Ｐａ、成
長温度６００〜５００℃があり、非晶質シリコン膜３中
の燐濃度は１から５×１０20ａｔｏｍ／ｃｍ3である。
続いて、通常のフォトリソグラフィ技術及びドライエッ
チング技術を用いて非晶質シリコン膜３を下部電極の形
状にパターニングする。
て図面と共に説明する。図１及び図２は本発明になる半
導体装置の製造方法の第１の実施の形態における各工程
段階の半導体装置の模式的断面図を示す。まず、図１
（ａ）に示すように、シリコン基板１上に酸化シリコン
膜２を形成して通常のフォトリソグラフィ技術及びドラ
イエッチング技術を用いて酸化シリコン膜２にコンタク
トホールを開口した後、ＣＶＤ法を用いて燐（Ｐ）ドー
プの非晶質シリコン膜３を膜厚２００ｎｍ〜５００ｎｍ
に成長させる。この場合の成長条件は、例えば反応ガス
Ｓｉ2Ｈ6又はＳｉＨ4とＰＨ3、圧力１３〜２６Ｐａ、成
長温度６００〜５００℃があり、非晶質シリコン膜３中
の燐濃度は１から５×１０20ａｔｏｍ／ｃｍ3である。
続いて、通常のフォトリソグラフィ技術及びドライエッ
チング技術を用いて非晶質シリコン膜３を下部電極の形
状にパターニングする。
【００１８】続いて、図１（ｂ）に示すように、非晶質
シリコン膜３をＨＳＧ化して表面を凹凸にして表面積を
増加させた下部電極４を形成する。このときの条件は例
えば、温度５４０℃〜６５０℃で圧力０．１３３Ｐａ以
下で、Ｓｉ2Ｈ6ガスを２０〜３０ｓｃｃｍで１〜２分流
し、その後１〜１０分間加熱する。通常のポリシリコン
に比較して、約２倍の表面積の下部電極４が形成でき
る。この方法については、特開平５−３０４２７３号公
報に記載されている。
シリコン膜３をＨＳＧ化して表面を凹凸にして表面積を
増加させた下部電極４を形成する。このときの条件は例
えば、温度５４０℃〜６５０℃で圧力０．１３３Ｐａ以
下で、Ｓｉ2Ｈ6ガスを２０〜３０ｓｃｃｍで１〜２分流
し、その後１〜１０分間加熱する。通常のポリシリコン
に比較して、約２倍の表面積の下部電極４が形成でき
る。この方法については、特開平５−３０４２７３号公
報に記載されている。
【００１９】そして、プラズマＣＶＤ法等を用いて、Ｈ
ＳＧ化した下部電極４の表面のみに、図１（ｃ）に示す
ように選択的にチタンシリサイド膜５を１ｎｍ〜２０ｎ
ｍ形成する。例えば、四塩化チタン（ＴｉＣｌ4）０．
１〜１ｓｃｃｍ、シラン（ＳｉＨ4）１〜１０ｓｃｃ
ｍ、水素（Ｈ2）１０〜５０ｓｃｃｍ、アルゴン（Ａ
ｒ）１０〜５０ｓｃｃｍで、圧力０．３〜１Ｐａ、ＲＦ
パワー５０〜２００Ｗ、温度６００〜７５０℃で成膜で
きる。そして、窒素又はアンモニア雰囲気中で７００〜
９００℃で熱処理を行い、図１（ｄ）に示すようにチタ
ンシリサイド膜５の表面を窒化して窒化チタン膜６を形
成する。
ＳＧ化した下部電極４の表面のみに、図１（ｃ）に示す
ように選択的にチタンシリサイド膜５を１ｎｍ〜２０ｎ
ｍ形成する。例えば、四塩化チタン（ＴｉＣｌ4）０．
１〜１ｓｃｃｍ、シラン（ＳｉＨ4）１〜１０ｓｃｃ
ｍ、水素（Ｈ2）１０〜５０ｓｃｃｍ、アルゴン（Ａ
ｒ）１０〜５０ｓｃｃｍで、圧力０．３〜１Ｐａ、ＲＦ
パワー５０〜２００Ｗ、温度６００〜７５０℃で成膜で
きる。そして、窒素又はアンモニア雰囲気中で７００〜
９００℃で熱処理を行い、図１（ｄ）に示すようにチタ
ンシリサイド膜５の表面を窒化して窒化チタン膜６を形
成する。
【００２０】次に、減圧ＣＶＤ（ＬＰＣＶＤ）法等で図
２（ｅ）に示すようにＴａ2Ｏ5膜７を５〜２０ｎｍの膜
厚で成膜する。例えば、テトラエトキシタンタル（Ｔａ
（ＯＣ2Ｈ5）5）と酸素（Ｏ2）ガスを用いて４００〜５
００℃でＴａ2Ｏ5膜７を成長する。その後、必要に応じ
てＯ2又はオゾン（Ｏ3）を含むＯ2 雰囲気で熱処理を行
い、膜質を改良する。
２（ｅ）に示すようにＴａ2Ｏ5膜７を５〜２０ｎｍの膜
厚で成膜する。例えば、テトラエトキシタンタル（Ｔａ
（ＯＣ2Ｈ5）5）と酸素（Ｏ2）ガスを用いて４００〜５
００℃でＴａ2Ｏ5膜７を成長する。その後、必要に応じ
てＯ2又はオゾン（Ｏ3）を含むＯ2 雰囲気で熱処理を行
い、膜質を改良する。
【００２１】その後、スパッタ法で窒化チタン膜を１０
０ｎｍ〜２００ｎｍ成膜する。次に、通常のフォトリソ
グラフィ技術及びドライエッチング技術を用いて、図２
（ｆ）に示すように上部電極８の形にパターニングし、
容量部を形成する。以上説明したように、本実施の形態
では、選択的に下部電極４上にチタンシリサイド膜５を
成膜し、熱処理により窒化チタン化するので、従来技術
に比較して熱処理及び窒化チタン除去の工程が各々１回
減少するという効果がある。
０ｎｍ〜２００ｎｍ成膜する。次に、通常のフォトリソ
グラフィ技術及びドライエッチング技術を用いて、図２
（ｆ）に示すように上部電極８の形にパターニングし、
容量部を形成する。以上説明したように、本実施の形態
では、選択的に下部電極４上にチタンシリサイド膜５を
成膜し、熱処理により窒化チタン化するので、従来技術
に比較して熱処理及び窒化チタン除去の工程が各々１回
減少するという効果がある。
【００２２】図３はこの実施の形態の容量部の容量値−
電圧特性を従来と対比して示す。この実施の形態では下
部電極４の表面に窒化チタン膜６を形成するので、その
容量部の容量値−電圧特性は図３にＩで示すように、従
来方法で製造された半導体装置の容量部の容量値−電圧
特性IIに比し、ＨＳＧ化することで観察された空乏層の
広がりを防止でき、実効的な容量値の低下を抑えること
ができる。
電圧特性を従来と対比して示す。この実施の形態では下
部電極４の表面に窒化チタン膜６を形成するので、その
容量部の容量値−電圧特性は図３にＩで示すように、従
来方法で製造された半導体装置の容量部の容量値−電圧
特性IIに比し、ＨＳＧ化することで観察された空乏層の
広がりを防止でき、実効的な容量値の低下を抑えること
ができる。
【００２３】次に、本発明の第２の実施の形態について
説明する。図４及び図５は本発明になる半導体装置の製
造方法の第２の実施の形態における各工程段階の半導体
装置の模式的断面図を示す。この第２の実施の形態は、
第１の実施の形態の選択チタンシリサイドの代わりに選
択チタンＣＶＤ法を用いるものである。まず、図４
（ａ）に示すように、シリコン基板１上に酸化シリコン
膜２を形成して通常のフォトリソグラフィ技術及びドラ
イエッチング技術を用いて酸化シリコン膜２にコンタク
トホールを開口した後、ＣＶＤ法を用いてポリシリコン
膜９を膜厚２００ｎｍ〜５００ｎｍに成長させる。この
場合の成長条件は、例えば反応ガスＳｉＨ4、圧力１３
〜２６Ｐａ、成長温度６００〜６５０℃である。
説明する。図４及び図５は本発明になる半導体装置の製
造方法の第２の実施の形態における各工程段階の半導体
装置の模式的断面図を示す。この第２の実施の形態は、
第１の実施の形態の選択チタンシリサイドの代わりに選
択チタンＣＶＤ法を用いるものである。まず、図４
（ａ）に示すように、シリコン基板１上に酸化シリコン
膜２を形成して通常のフォトリソグラフィ技術及びドラ
イエッチング技術を用いて酸化シリコン膜２にコンタク
トホールを開口した後、ＣＶＤ法を用いてポリシリコン
膜９を膜厚２００ｎｍ〜５００ｎｍに成長させる。この
場合の成長条件は、例えば反応ガスＳｉＨ4、圧力１３
〜２６Ｐａ、成長温度６００〜６５０℃である。
【００２４】続いて、通常のフォトリソグラフィ技術及
びドライエッチング技術を用いてポリシリコン膜９を下
部電極の形状にパターニングする。その後、燐（Ｐ）等
の不純物を拡散法で下部電極のポリシリコン中に導入す
る。ポリシリコン中のＰ濃度は約１から８×１０20ａｔ
ｏｍ／ｃｍ3である。
びドライエッチング技術を用いてポリシリコン膜９を下
部電極の形状にパターニングする。その後、燐（Ｐ）等
の不純物を拡散法で下部電極のポリシリコン中に導入す
る。ポリシリコン中のＰ濃度は約１から８×１０20ａｔ
ｏｍ／ｃｍ3である。
【００２５】次に、１５０〜１８０℃に加熱した燐酸溶
液中に浸し、ポリシリコン膜９表面に数十ｎｍ〜２００
ｎｍの凹凸を形成して、図４（ｂ）に示すように表面積
を２〜３倍増加させた下部電極１０を形成する。この形
成方法は公知である（米国特許明細書第５３７２９６２
号）。
液中に浸し、ポリシリコン膜９表面に数十ｎｍ〜２００
ｎｍの凹凸を形成して、図４（ｂ）に示すように表面積
を２〜３倍増加させた下部電極１０を形成する。この形
成方法は公知である（米国特許明細書第５３７２９６２
号）。
【００２６】そして、表面を凹凸にした下部電極１０の
表面のみにプラズマＣＶＤ法等を用いて、図４（ｃ）に
示すように選択的にチタン膜１１を１〜２０ｎｍの膜厚
に形成する。第１の実施の形態と同様なプラズマ装置を
用いて、例えば四塩化チタン（ＴｉＣｌ4）を０．１〜
０．５ｓｃｃｍ、水素（Ｈ2）を１０〜５０ｓｃｃｍ、
アルゴン（Ａｒ）を１０〜５０ｓｃｃｍで、圧力０．３
〜１Ｐａ、ＲＦパワー５０〜２００Ｗ、温度６００〜７
５０℃で成膜できる。このとき、選択的にチタンが下部
電極１０上に成長しながら、チタンと下部電極１０表面
のシリコンが反応してチタンシリサイド層も形成されて
いる。そして、窒素又はアンモニア雰囲気中で７００ー
９００℃で熱処理を行い、図４（ｄ）に示すようにチタ
ン表面を窒化して窒化チタン膜１２を形成する。
表面のみにプラズマＣＶＤ法等を用いて、図４（ｃ）に
示すように選択的にチタン膜１１を１〜２０ｎｍの膜厚
に形成する。第１の実施の形態と同様なプラズマ装置を
用いて、例えば四塩化チタン（ＴｉＣｌ4）を０．１〜
０．５ｓｃｃｍ、水素（Ｈ2）を１０〜５０ｓｃｃｍ、
アルゴン（Ａｒ）を１０〜５０ｓｃｃｍで、圧力０．３
〜１Ｐａ、ＲＦパワー５０〜２００Ｗ、温度６００〜７
５０℃で成膜できる。このとき、選択的にチタンが下部
電極１０上に成長しながら、チタンと下部電極１０表面
のシリコンが反応してチタンシリサイド層も形成されて
いる。そして、窒素又はアンモニア雰囲気中で７００ー
９００℃で熱処理を行い、図４（ｄ）に示すようにチタ
ン表面を窒化して窒化チタン膜１２を形成する。
【００２７】続いて、図５（ｅ）に示すように、ＬＰＣ
ＶＤ法等でＴａ2Ｏ5膜７をデバイス表面に５〜２０ｎｍ
成膜する。例えば、テトラエトキシタンタル（Ｔａ（Ｏ
Ｃ2Ｈ5）5）と酸素（Ｏ2）ガスを用いて４００〜５００
℃でＴａ2Ｏ5膜を成長する。その後、必要に応じて
Ｏ2、又はオゾン（Ｏ3）を含むＯ2雰囲気で熱処理を行
い、膜質を改良する。
ＶＤ法等でＴａ2Ｏ5膜７をデバイス表面に５〜２０ｎｍ
成膜する。例えば、テトラエトキシタンタル（Ｔａ（Ｏ
Ｃ2Ｈ5）5）と酸素（Ｏ2）ガスを用いて４００〜５００
℃でＴａ2Ｏ5膜を成長する。その後、必要に応じて
Ｏ2、又はオゾン（Ｏ3）を含むＯ2雰囲気で熱処理を行
い、膜質を改良する。
【００２８】その後、スパッタ法で窒化チタン膜を１０
０〜２００ｎｍ成膜する。次に、通常のフォトリソグラ
フィ技術及びドライエッチング技術を用いて、図５
（ｆ）に示すように上部電極８の形にパターニングし、
容量部を形成する。
０〜２００ｎｍ成膜する。次に、通常のフォトリソグラ
フィ技術及びドライエッチング技術を用いて、図５
（ｆ）に示すように上部電極８の形にパターニングし、
容量部を形成する。
【００２９】以上のように形成した容量部は、再現性良
く高容量値が得られる。また、チタンシリサイドをＣＶ
Ｄで成長するときにＴｉＣｌ4を用いるため、ＴｉＣｌ4
と下部電極１０のシリコン（Ｓｉ）とが反応したり、下
部電極１０上の自然酸化膜を還元したりする。そのた
め、スパッタ法で前処理や洗浄からチタンシリサイドを
成膜する場合までの許容時間は約半日であるが、チタン
シリサイドをＣＶＤで成長するときは５日間と長くても
よい。その結果、成膜前の前処理や洗浄をやり直す回数
が減るので、前処理や洗浄による下部電極１０の表面の
凹凸のエッチングが殆ど無くなるので、ロットによる容
量値のばらつきが非常に小さくなるという効果もある。
く高容量値が得られる。また、チタンシリサイドをＣＶ
Ｄで成長するときにＴｉＣｌ4を用いるため、ＴｉＣｌ4
と下部電極１０のシリコン（Ｓｉ）とが反応したり、下
部電極１０上の自然酸化膜を還元したりする。そのた
め、スパッタ法で前処理や洗浄からチタンシリサイドを
成膜する場合までの許容時間は約半日であるが、チタン
シリサイドをＣＶＤで成長するときは５日間と長くても
よい。その結果、成膜前の前処理や洗浄をやり直す回数
が減るので、前処理や洗浄による下部電極１０の表面の
凹凸のエッチングが殆ど無くなるので、ロットによる容
量値のばらつきが非常に小さくなるという効果もある。
【００３０】図６はＨＳＧ化した下部電極の表面積の洗
浄回数依存性を示す。同図中、縦軸が表面積比、横軸が
洗浄回数を示す。同図に示すように、従来技術のよう
に、チタン膜成膜前に洗浄を複数回行うと、表面積が減
少していくことがわかる。この実施の形態の場合は許容
時間が長いため、洗浄回数が殆ど増加しないため、従来
のような問題点は発生せず、ロットによる容量値のばら
つきは非常に小さくなる。
浄回数依存性を示す。同図中、縦軸が表面積比、横軸が
洗浄回数を示す。同図に示すように、従来技術のよう
に、チタン膜成膜前に洗浄を複数回行うと、表面積が減
少していくことがわかる。この実施の形態の場合は許容
時間が長いため、洗浄回数が殆ど増加しないため、従来
のような問題点は発生せず、ロットによる容量値のばら
つきは非常に小さくなる。
【００３１】図７は容量値のロット依存性を示す。同図
において、縦軸は容量値相対比、横軸はロット番号を示
し、III は従来技術のロット依存性、IVは本発明のロッ
ト依存性を示す。図７からわかるように、本発明の方が
従来よりも容量値のばらつきが半分以下になっている。
において、縦軸は容量値相対比、横軸はロット番号を示
し、III は従来技術のロット依存性、IVは本発明のロッ
ト依存性を示す。図７からわかるように、本発明の方が
従来よりも容量値のばらつきが半分以下になっている。
【００３２】第２の実施の形態の場合も、第１の実施の
形態と同様な効果があることは勿論である。また、第１
の実施の形態も第２の実施の形態と同様な効果がある。
なお、第１の実施の形態及び第２の実施の形態では選択
的にチタンやチタンシリサイドを成長する方法としてプ
ラズマＣＶＤ法で説明したが、熱によるＬＰ−ＣＶＤ法
を用いてもよい。この場合の成長条件としては、例えば
ＴｉＣｌ4が０．１〜０．５ｓｃｃｍ、ＳｉＨ4が３〜２
０ｓｃｃｍで、圧力０．１〜１Ｐａ、成長温度６５０〜
７５０℃の条件がある。
形態と同様な効果があることは勿論である。また、第１
の実施の形態も第２の実施の形態と同様な効果がある。
なお、第１の実施の形態及び第２の実施の形態では選択
的にチタンやチタンシリサイドを成長する方法としてプ
ラズマＣＶＤ法で説明したが、熱によるＬＰ−ＣＶＤ法
を用いてもよい。この場合の成長条件としては、例えば
ＴｉＣｌ4が０．１〜０．５ｓｃｃｍ、ＳｉＨ4が３〜２
０ｓｃｃｍで、圧力０．１〜１Ｐａ、成長温度６５０〜
７５０℃の条件がある。
【００３３】また、第１の実施の形態及び第２の実施の
形態では、容量絶縁膜として高誘電率材料のＴａ2Ｏ5膜
を用いるように説明したが、他の高誘電率材料や強誘電
体膜を用いても本発明の所期の効果は得られる。また、
本発明は酸化シリコン膜と窒化シリコン膜とからなる容
量絶縁膜に適用でき、この場合表面に凹凸がある下部電
極の空乏層の伸びを防止でき実効的な容量値が下がらな
いという効果がある。
形態では、容量絶縁膜として高誘電率材料のＴａ2Ｏ5膜
を用いるように説明したが、他の高誘電率材料や強誘電
体膜を用いても本発明の所期の効果は得られる。また、
本発明は酸化シリコン膜と窒化シリコン膜とからなる容
量絶縁膜に適用でき、この場合表面に凹凸がある下部電
極の空乏層の伸びを防止でき実効的な容量値が下がらな
いという効果がある。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
表面に凹凸がある下部電極表面上にチタンやチタンシリ
サイドを成長し、熱処理を行って窒化チタンを形成し、
その上に誘電体膜を形成することで、誘電体膜と下部電
極の反応防止を少ない工程でできる。
表面に凹凸がある下部電極表面上にチタンやチタンシリ
サイドを成長し、熱処理を行って窒化チタンを形成し、
その上に誘電体膜を形成することで、誘電体膜と下部電
極の反応防止を少ない工程でできる。
【００３５】また、本発明によれば、選択成長を用いる
ことで下部電極表面の自然酸化膜を還元するようにして
いるので、選択成長前の前処理や洗浄からの許容時間を
長くでき、前処理や洗浄のやり直しが非常に少なくなる
という効果がある。その結果、本発明は前処理や洗浄に
よる下部電極表面の凹凸のけずれが殆ど無くなり、ロッ
トによる表面積のばらつき、つまり容量値のばらつきが
減少するという効果を有する。
ことで下部電極表面の自然酸化膜を還元するようにして
いるので、選択成長前の前処理や洗浄からの許容時間を
長くでき、前処理や洗浄のやり直しが非常に少なくなる
という効果がある。その結果、本発明は前処理や洗浄に
よる下部電極表面の凹凸のけずれが殆ど無くなり、ロッ
トによる表面積のばらつき、つまり容量値のばらつきが
減少するという効果を有する。
【００３６】更に、本発明によれば、下部電極表面が凹
凸の場合、凹凸の部分に燐（Ｐ）等の不純物が拡散しに
くいため、空乏層が伸び、実効的な容量値が下がるとい
う問題点を、窒化チタンを下部電極と誘電体膜との間に
挟むことで解決できる。
凸の場合、凹凸の部分に燐（Ｐ）等の不純物が拡散しに
くいため、空乏層が伸び、実効的な容量値が下がるとい
う問題点を、窒化チタンを下部電極と誘電体膜との間に
挟むことで解決できる。
【図１】本発明になる半導体装置の製造方法の第１の実
施の形態における各工程段階の半導体装置の模式的断面
図（その１）である。
施の形態における各工程段階の半導体装置の模式的断面
図（その１）である。
【図２】本発明になる半導体装置の製造方法の第１の実
施の形態における各工程段階の半導体装置の模式的断面
図（その２）である。
施の形態における各工程段階の半導体装置の模式的断面
図（その２）である。
【図３】本発明の第１の実施の形態により製造された半
導体装置の容量部の容量値−電圧特性を従来と対比して
示す図である。
導体装置の容量部の容量値−電圧特性を従来と対比して
示す図である。
【図４】本発明になる半導体装置の製造方法の第２の実
施の形態における各工程段階の半導体装置の模式的断面
図（その１）である。
施の形態における各工程段階の半導体装置の模式的断面
図（その１）である。
【図５】本発明になる半導体装置の製造方法の第２の実
施の形態における各工程段階の半導体装置の模式的断面
図（その２）である。
施の形態における各工程段階の半導体装置の模式的断面
図（その２）である。
【図６】下部電極表面積の洗浄回数依存性を示す図であ
る。
る。
【図７】本発明の第２の実施の形態により製造された半
導体装置の容量部の容量値のロット依存性を従来と対比
して示す図である。
導体装置の容量部の容量値のロット依存性を従来と対比
して示す図である。
【図８】従来の半導体装置の製造方法の一例を示す各工
程段階の半導体装置の模式的断面図（その１）である。
程段階の半導体装置の模式的断面図（その１）である。
【図９】従来の半導体装置の製造方法の一例を示す各工
程段階の半導体装置の模式的断面図（その２）である。
程段階の半導体装置の模式的断面図（その２）である。
１ シリコン基板 ２ 酸化シリコン膜 ３ Ｐドープ非晶質シリコン膜 ４ 表面を凹凸にした下部電極 ５ チタンシリサイド膜 ６ 窒化チタン膜 ７ 酸化タンタル（Ｔａ2Ｏ5）膜 ８ 上部電極 ９ ポリシリコン膜 １０ 表面を凹凸にした下部電極 １１ チタン膜 １２ 窒化チタン膜
フロントページの続き (56)参考文献 特開 平７−335842（ＪＰ，Ａ) 特開 平４−101453（ＪＰ，Ａ) 特開 平６−151751（ＪＰ，Ａ) 特開 平７−202019（ＪＰ，Ａ) 特開 平７−211796（ＪＰ，Ａ) 特開 平６−232344（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 半導体基板上に表面を凹凸にした下部
電極を形成する第１の工程と、 前記下部電極上のみにチタンシリサイド膜を選択的に成
長させる第２の工程と、 前記チタンシリサイド膜を窒化チタン膜にする第３の工
程と、 前記窒化チタン膜上に高誘電率材料又は強誘電体材料の
誘電体膜を形成する第４の工程と、 前記誘電体膜上に上部電極を形成する第５の工程とを含
むことを特徴とする容量部を有する半導体装置の製造方
法。 - 【請求項２】 前記第３の工程は、窒素又はアンモニ
アを含む雰囲気中で熱処理を行い前記チタンシリサイド
膜を窒化して前記窒化チタン膜を形成する工程であるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上に表面を凹凸にした下部
電極を形成する第１の工程と、 前記下部電極上のみにチタン膜を選択的に成長させる第
２の工程と、前記チタン膜 を窒化チタン膜にする第３の工程と、 前記窒化チタン膜上に高誘電率材料又は強誘電体材料の
誘電体膜を形成する第４の工程と、 前記誘電体膜上に上部電極を形成する第５の工程とを含
むことを特徴とする容量部を有する半導体装置の製造方
法。 - 【請求項４】 前記第３の工程は、窒素又はアンモニ
アを含む雰囲気中で熱処理を行い前記チタン膜の表面を
窒化して前記窒化チタン膜を形成する工程であることを
特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08184830A JP3105788B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置の製造方法 |
| KR1019970032585A KR100299602B1 (ko) | 1996-07-15 | 1997-07-14 | 반도체장치제조방법 |
| US08/892,999 US5956595A (en) | 1996-07-15 | 1997-07-15 | Method of fabricating a semiconductor integrated circuit having a capacitor with lower electrode comprising titanium nitride |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08184830A JP3105788B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032315A JPH1032315A (ja) | 1998-02-03 |
| JP3105788B2 true JP3105788B2 (ja) | 2000-11-06 |
Family
ID=16160056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08184830A Expired - Fee Related JP3105788B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5956595A (ja) |
| JP (1) | JP3105788B2 (ja) |
| KR (1) | KR100299602B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6156121A (en) * | 1996-12-19 | 2000-12-05 | Tokyo Electron Limited | Wafer boat and film formation method |
| US5976976A (en) | 1997-08-21 | 1999-11-02 | Micron Technology, Inc. | Method of forming titanium silicide and titanium by chemical vapor deposition |
| US6432479B2 (en) * | 1997-12-02 | 2002-08-13 | Applied Materials, Inc. | Method for in-situ, post deposition surface passivation of a chemical vapor deposited film |
| US6143362A (en) * | 1998-02-25 | 2000-11-07 | Micron Technology, Inc. | Chemical vapor deposition of titanium |
| US6284316B1 (en) | 1998-02-25 | 2001-09-04 | Micron Technology, Inc. | Chemical vapor deposition of titanium |
| KR100546163B1 (ko) * | 1998-09-21 | 2007-12-12 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100307627B1 (ko) * | 1999-01-14 | 2001-09-26 | 윤종용 | 반도체소자의 커패시터 제조방법 |
| US6544842B1 (en) * | 1999-05-01 | 2003-04-08 | Micron Technology, Inc. | Method of forming hemisphere grained silicon on a template on a semiconductor work object |
| US6555183B2 (en) * | 1999-06-11 | 2003-04-29 | Applied Materials, Inc. | Plasma treatment of a titanium nitride film formed by chemical vapor deposition |
| US6281543B1 (en) * | 1999-08-31 | 2001-08-28 | Micron Technology, Inc. | Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same |
| KR20010076660A (ko) * | 2000-01-27 | 2001-08-16 | 박종섭 | 커패시터 제조방법 |
| US6514882B2 (en) * | 2001-02-19 | 2003-02-04 | Applied Materials, Inc. | Aggregate dielectric layer to reduce nitride consumption |
| US6664161B2 (en) * | 2002-05-01 | 2003-12-16 | International Business Machines Corporation | Method and structure for salicide trench capacitor plate electrode |
| KR100642763B1 (ko) * | 2005-09-06 | 2006-11-10 | 삼성전자주식회사 | 반도체 소자의 ＴｉＮ 막 구조, 그 제조 방법, ＴｉＮ 막구조를 채용하는 반도체 소자 및 그 제조방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2633584B2 (ja) * | 1987-10-06 | 1997-07-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2982254B2 (ja) * | 1990-08-20 | 1999-11-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2508948B2 (ja) * | 1991-06-21 | 1996-06-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5110752A (en) * | 1991-07-10 | 1992-05-05 | Industrial Technology Research Institute | Roughened polysilicon surface capacitor electrode plate for high denity dram |
| JPH0677402A (ja) * | 1992-07-02 | 1994-03-18 | Natl Semiconductor Corp <Ns> | 半導体デバイス用誘電体構造及びその製造方法 |
| JPH06151751A (ja) * | 1992-11-13 | 1994-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| KR960000953B1 (ko) * | 1992-12-10 | 1996-01-15 | 삼성전자주식회사 | 반도체 메모리장치 및 그 제조방법 |
| JP2897631B2 (ja) * | 1993-12-28 | 1999-05-31 | 日本電気株式会社 | 半導体集積回路装置および製造方法 |
| KR0148503B1 (ko) * | 1994-01-11 | 1998-10-15 | 문정환 | 반도체 장치의 캐패시터와 그 제조방법 |
| US5418180A (en) * | 1994-06-14 | 1995-05-23 | Micron Semiconductor, Inc. | Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon |
-
1996
- 1996-07-15 JP JP08184830A patent/JP3105788B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-14 KR KR1019970032585A patent/KR100299602B1/ko not_active IP Right Cessation
- 1997-07-15 US US08/892,999 patent/US5956595A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1032315A (ja) | 1998-02-03 |
| KR980012546A (ko) | 1998-04-30 |
| KR100299602B1 (ko) | 2001-10-26 |
| US5956595A (en) | 1999-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2795313B2 (ja) | 容量素子及びその製造方法 | |
| US6555432B2 (en) | Integrated capacitor bottom electrode for use with conformal dielectric | |
| US5663085A (en) | Method for fabricating capacitive element of semiconductor memory device | |
| JP3105788B2 (ja) | 半導体装置の製造方法 | |
| US5656529A (en) | Method for manufacturing highly-integrated capacitor | |
| JPH05183121A (ja) | 半導体装置とその製造方法 | |
| KR100266760B1 (ko) | 적층형 반도체 용량 소자 제조 공정 | |
| US6087240A (en) | Method of forming rough polysilicon surfaces suitable for capacitor construction | |
| JP2674963B2 (ja) | Ｄｒａｍセルのキャパシター製造方法 | |
| JP2817645B2 (ja) | 半導体装置の製造方法 | |
| JPH05315543A (ja) | 半導体装置およびその製造方法 | |
| JP3966563B2 (ja) | 半導体装置のキャパシタ形成方法 | |
| US6221730B1 (en) | Fabrication method of semiconductor device with HSG configuration | |
| JPH08130294A (ja) | 半導体装置の製造方法 | |
| JPH10335607A (ja) | 半導体装置の製造方法 | |
| JP2830705B2 (ja) | 半導体装置の製造方法 | |
| JPH1022467A (ja) | 半導体装置及びその製造方法 | |
| JP3395165B2 (ja) | 半導体キャパシタの製造方法 | |
| JP3269531B2 (ja) | 半導体装置の製造方法 | |
| US6165838A (en) | Method of forming a capacitor | |
| JPH09232529A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2001053250A (ja) | 半導体装置およびその製造方法 | |
| JPH03234051A (ja) | 容量素子の製造方法 | |
| JP3045158B1 (ja) | ＣＶＤ−ＴｉＮ膜の成膜方法 | |
| JP3420098B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080901 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080901 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090901 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110901 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130901 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |