DE3855255T2 - Anordnung von CMOS-Typ - Google Patents

Anordnung von CMOS-Typ

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Description

  • Die Erfindung bezieht sich auf eine komplementäre Metall-Oxid- Silicium-(CMOS-)Bauelementestruktur mit einem neuen Typ Verbindungen zwischen unterschiedlich dotierten Gebieten.
  • Es wird auf die gleichzeitig anhängige EP-Anmeldung 0 264 692 Bezug genommen, die der Anmelderin der gegenwärtigen Erfindung übertragen wurde. Die Anmeldung bezieht sich auf die Bildung eines Brückenkontaktes zwischen einem mit Polysilicium gefüllten Graben-Speicherkondensator und einem angrenzenden Diffusionsgebiet.
  • Bei der komplementären Metall-Oxid-Silicium-(CMOS-) Technologie sind die Gate-Elektroden von n-Kanal- und p-Kanal-Feldeffekttransistoren (FET) miteinander verbunden. Somit ist für eine gegebene angelegte Spannung eines der beiden Bauelemente immer ausgeschaltet. Eine derartige Anordnung bringt im Vergleich zur NMOS-Technologie (d.h., einzelnen n-Kanal-FETs) eine große Leistungseinsparung, wobei unnötige Strompfade nach Masse unterbunden werden.
  • In einigen CMOS-Schaltungen ist es ebenfalls notwendig, eines der Source-/Drain-Diffusionsgebiete vom n-Typ mit einem der Source-/Drain-Diffusionsgebiete vom p-Typ zu verbinden. Ein Beispiel für eine derartige Schaltung ist die konventionelle statische Speicherzelle für wahlfreien Zugriff (SRAM) aus sechs Bauelementen in Fig. 1 (Stand der Technik). In Fig. 1 werden die p- Kanal Transistoren durch Rechtecke mit einer durchlaufenden Linie und die n-Kanal-Transistoren durch leere Rechtecke gekennzeichnet. N-Kanal-Transistoren 10 und 12 dienen zum Zugriff auf die Speicherzelle, die durch den aus den n-Kanal-Bauelementen 14 und 18 sowie den p-Kanal-Bauelementen 16 und 20 bestehenden Vier-Bauelemente-Zwischenspeicher definiert ist. Von Interesse ist die Verbindung bei N1 zwischen den n-Kanal-Draindiffusionsgebieten von Transistor 14 und den p-Kanal-Draindiffusionsgebieten von Transistor 16 sowie die Verbindung zwischen den Draindiffusionsgebieten von Transistor 18 vom n-Typ und den Draindiffusionsgebieten von Transistor 20 vom p-Typ.
  • Üblicherweise werden diese Verbindungen durch Abscheidung einer Metallschicht erzeugt, die mit den Diffusionsgebieten über in einer Passivierungsschicht ausgebildete Durchkontakte verbunden sind. Beispiele für derartige Zwischenverbindungen werden in den Fig. 1 und 2 der US-Patentschrift 4 661 202 mit dem Titel "Method of Manufacturing Semiconductor Device", erteilt am 28. April 1987 an Ochii und übertragen an Toshiba, dargestellt. Dieses Patent zeigt ebenfalls einen Graben, der mit dielektrischem Material für die Isolierung der n-Kanal- und p-Kanal-Bauelemente voneinander gefüllt ist.
  • Allerdings zeigt dieses konventionelle Verfahren für Verbindungen Nachteile, wenn es auf Schaltungen wie die SRAM-Zelle von Fig. 1 angewendet wird. Hier muß die Schaltung entworfen werden, um eine maximale Dichte zu erzielen. Wenn wir die Metallverbindungstechniken nach dem Stand der Technik nutzen, muß die Metallschicht (a) die Verbindung zwischen den Diffusionsgebieten an den Knoten N1 und N2; (b) die Verbindung zwischen Knoten N1 und den Gate-Anschlüssen der Bauelemente 18 und 20; (c) die Verbindung zwischen Knoten N2 und den Gate-Anschlüssen der Bauelemente 14 und 16; (d) die Metallbitleitungen; und (e) die Spannungsversorgungsanschlüsse für VH und VG bereitstellen. Es hat sich bei der Layoutmodellierung herausgestellt, daß keine Metallschicht festgelegt werden kann, die gleichzeitig alle der obigen Anforderungen an Verbindungen erfüllen kann, ohne daß die Dichte der Speicherzelle wesentlich verschlechtert wird.
  • Bei der Betrachtung darüber, welche dieser Verbindungsfunktionen von einer anderen leitfähigen Struktur erzeugt werden sollte, wäre es vorteilhaft, eine Struktur zu nutzen, die sich auf der gleichen Topologieebene befindet wie die zu verbindenden Strukturen. Zum Beispiel werden die CMOS-Gate-Elektroden typischerweise durch die gleiche Polysiliciumschicht miteinander verbunden, die die Gates festlegt. Da die Verbindungsfunktionen (b) bis (e) von oben eine Zwischenverbindung zwischen einer Struktur auf einer Topologieebene mit einer Struktur auf einer anderen Topologieebene erforderlich machen, wäre es vorteilhaft, der Anforderung an eine Zwischenverbindung (a) zu entsprechen, indem eine leitfähige Struktur auf der gleichen Topologieebene (d.h., unter der Substratoberfläche) wie die der Diffusionsgebiete genutzt wird. Die Diffusionsgebiete müssen auf eine Weise miteinander verbunden werden, die nicht den Latch-up-Schutz beeinflußt, der normalerweise durch eine dazwischenliegende Isolationsstruktur (siehe z. B. das oben zitierte Ochii-Patent) bereitgestellt wird. Wenn die Diffusionsgebiete durch einfaches einbringen eines dotierten Siliciumgebietes miteinander verbunden werden, führt dies zu unakzeptablen Verbindungen zwischen Source/Drain und Substrat oder zu den n-Wannen.
  • Somit hat sich auf dem Fachgebiet ein Bedarf nach einer Struktur entwickelt, die Diffusionsgebiete vom n-Typ und Diffusionsgebiete vom p-Typ verbindet, ohne daß das Verhalten der Schaltung verschlechtert wird.
  • Es ist folglich eine Aufgabe der gegenwärtigen Erfindung, ein Mittel für die Verbindung von Diffusionsgebieten vom p-Typ mit Diffusionen vom n-Typ zu liefern, das eine leitfähige Struktur auf der gleichen Topologieebene nutzt, auf der sich die Diffusionen befinden.
  • Es ist eine weitere Aufgabe der Erfindung, ein Mittel für die Verbindung von Diffusionen unterhalb der Oberfläche zu liefern, das nicht die Leistungskenndaten der resultierenden Schaltung verschlechtert.
  • Es ist noch eine weitere Aufgabe der Erfindung, ein Mittel für die Verbindung von Diffusionen zu finden, das die Layoutdichte einer CMOS-Schaltung maximiert.
  • Diese und weitere Aufgaben der Erfindung werden von Strukturen realisiert, wie sie in den Ansprüchen 1 und 5 beschrieben werden.
  • Genauer gesagt liefert die erfindungsgemäße Struktur ein Verbindungsmittel unter der Oberfläche für die Verbindung eines Diffusionsgebietes vom n-Typ mit einem Diffusionsgebiet vom p-Typ. Das Mittel für die Verbindung umfaßt einem Graben, der mit einem Leiter gefüllt ist, wobei dieser zwischen die Diffusionsgebiete abgeschieden wurde. Der Graben besitzt eine dünne dielektrische Schicht an seinen Seitenwänden und auf dem Boden. Der Leiter innerhalb des Grabens kontaktiert die Diffusionsgebiete. Parasitäre Bauelementebildung zwischen den Diffusionsgebieten wird unterdrückt, da der Graben ein parasitäres Gate liefert, das mit den parasitären Sourcegebieten (d.h., mit den verbundenen Diffusionsgebieten) kurzgeschlossen ist. Somit kann die Grabenisolation flacher sein als übliche Grabenisolationsstrukturen. Des weiteren liefert der Graben eine vergrößerte Kontaktfläche an den verbundenen Diffusionsgebieten für die nachfolgend aufgebrachte Metallschicht.
  • Vorteilhafte Ausführungsformen der erfindungsgemäßen Struktur werden in den Unteransprüchen beschrieben.
  • Die oberen und weiteren Strukturen und Lehren der gegenwärtigen Erfindung werden aus der folgenden detaillierten Beschreibung besser erkennbar. In der folgenden Beschreibung wird auf die zugehörigen Zeichnungen Bezug genommen, in denen:
  • Fig. 1 (Stand der Technik) einen schematischen Schaltplan einer konventionellen Sechs-Bauelemente SPAM-Zelle darstellt;
  • Fig. 2 die Ansicht eines Querschnittes durch ein Substrat darstellt, das die Verbindungsstruktur der Erfindung zeigt; und
  • Fig. 3 eine Draufsicht eines Layouts für eine Sechs-Bauelemente SRAM-Zelle zeigt, die die Verbindungsstruktur der Erfindung nutzt.
  • Fig. 2 zeigt ein Substrat 70 mit einem darauf hergestellten p- Kanal Bauelement 50 und einem n-Kanal Bauelement 60. Das Substrat 70 ist < 100> orientiertes monokristallines Silicium vom P&spplus;- Typ. Eine epitaxiale Siliciumschicht 72 vom P&supmin;-Typ wurde auf das Substrat 70 aufgewachsen und eine N-Wanne 74 in einem Gebiet der Epitaxieschicht 72 mit Hilfe konventioneller Maskierungs- und Implantationsschritte festgelegt. Obwohl ein Einfach-N-Wannen- CMOS-Substrat dargestellt wird, kann die Erfindung ebenfalls auf einem "Doppelwannen"- (d.h., getrennte N- und P-Wannen) CMOS- Substrat oder auf einem P-Wannen-CMOS-Substrat realisiert werden. Das p-Kanal-Bauelement 50 wird in der N-Wanne 74 gebildet und enthält Source/Drain-Diffusionsgebiete 52, 54 vom P&spplus;-Typ und eine Gate-Elektrode 56, die über den Bereich des Substrates zwischen den Diffusionsgebieten 52, 54 so aufgebracht wurde, daß sie das Kanalgebiet des Bauelementes steuern kann. Gleichermaßen enthält n-Kanal-Transistor 60 Source/Drain-Diffusionsgebiete 62, 64 vom N&spplus;-Typ und eine Gate-Elektrode 66, die das Kanalgebiet des Bauelementes steuert. Die Gate-Elektroden 56, 66 der zwei Transistoren sind aus dem gleichen leitfähigen Material gebildet worden (z.B. dotiertes Polysilicium, ein hochschmelzendes Metall wie etwa Wolfram, ein hochschmelzendes Metallsilicid wie etwa Wolframsilicid, usw.), das auf den jeweiligen Gate-Dielektrika abgeschieden wurde. Der Leiter verläuft zwischen den beiden Elektroden, um so eine elektrische Verbindung zwischen ihnen zu ermöglichen. Eine Passivierungsschicht 80 (z.B. ein dotiertes Glas wie etwa Bor-Phosphorsilikatglas oder Phosphorsilikatglas oder ein organisches Harz wie etwa Ployimid) wurde auf das Substrat aufgetragen und eine Metallschicht (nicht dargestellt) wurde auf der Passivierungsschicht abgeschieden, um einen Kontakt durch in die Passivierungsschicht geätzte Durchkontakte (nicht dargestellt) zu ermöglichen.
  • Von besonderem Interesse ist der gefüllte Graben 100, der zwischen dem P&spplus;-Diffusionsgebiet 54 und dem N&spplus;-Gebiet 62 eingebracht wurde. Eine leitfähige Schicht 120, die innerhalb des Grabens aufgebracht wurde, verbindet die Diffusionsgebiete 54 und 62 miteinander. Der Leiter 120 (der aus einem der oben aufgelisteten Materialien, bevorzugterweise aus dotiertem Silicium vom p- Typ, bestehen kann) ist durch eine dünne dielektrische Struktur 110 vom Substrat 70 isoliert.
  • Leitfähige Gebiete bilden die elektrische Verbindung zwischen den Diffusionsgebieten und dem mit Polysilicium gefüllten Graben. Diese leitfähigen Gebiete können durch Abscheidung und Ätzen einer leitfähigen Schicht auf der Substratoberfläche oder durch Abscheiden einer Schicht hochschmelzenden Metalls (wie etwa Titan) unter Bedingungen, die ein säulenförmiges Kornwachstum fördern, und Sintern, um Titansilicid zu bilden (wie in der oben berücksichtigten gleichzeitig anhängigen EP-Anmeldung 0 264 692 beschrieben), gebildet werden. Allerdings wird es bevorzugt, das leitfähige Gebiet zu erzeugen, indem das Substrat Bedingungen (SiCl&sub2;H&sub2; plus HCL bei 880 ºC und 53,32 mbar) ausgesetzt wird, unter denen epitaxiales Silicium selektiv nur auf den freigelegten Siliciumgebieten wächst und sich lateral ausdehnt, um das dünne Dielektrikum 110 zu umhüllen, ohne daß die anderen dielektrischen Gebiete überdeckt werden, und indem ein hochschmelzendes Metall wie etwa Titan (bei 390 ºC) abgeschieden und gesintert wird, um ein Metallsilicid zu bilden, das über das Dielektrikum 110 herüberreicht, um einen überbrückenden Kontakt 76 A zu bilden, während die Leitfähigkeit der Gate-, Source- und Drain-Elektroden durch Bildung der Silicidgebiete 76B darauf verstärkt wird.
  • Der Graben besitzt eine dielektrische Struktur, die viel dünner ist als die normalerweise zur Isolation 110 auf seinen Seitenwänden aufgebrachte. Die dielektrische Struktur kann aus Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid oder aus deren Kombinationen bestehen. Im allgemeinen hat das Dielektrikum eine Stärke von bis zu 20 nm. Diese ist im allgemeinen viel geringer, als die normalerweise zur Isolation genutzten dielektrischen Schichten. Die Gründe hierfür werden unten erläutert. Es hat sich erwiesen, daß eine zweischichtige Struktur aus Siliciumoxid (4 nm) und Siliciumnitrid (7 nm) ausreichende dielektrische Eigenschaften besitzt.
  • Ein mit leitfähigem Material gefüllter Graben wurde in Anwendungen von Speichern mit wahlfreien Zugriff (DRAM) genutzt, wobei der Leiter elektrisch mit dem Diffusionsgebiet des Zugrifftransistors verbunden ist, um eine Speicherkondensatorstruktur zu liefern. Siehe Lu u.a., "The SPT Cell - A New Substrate-Plate Trench Cell For DRAMS", ISSCC Digest of Technical Papers 1987. Weiterhin sind Gräben, die mit undotiertem Polysilicium gefüllt und auf deren Seitenwänden dicke dielektrische Schichten (bis zu 500 nm) abgeschieden wurden, zur Bereitstellung einer Isolation zwischen benachbarten n-Kanal- und p-Kanal-Bauelementen bekannt. Siehe hierzu US-Patentschrift 4 647 957 mit dem Titel "Latchup- Preventing CMOS Device", erteilt am 3.3.1987 an Loquin u.a. und auf AT&T übertragen.
  • Wie oben beschrieben, liefert der gefüllte Graben der Erfindung eine Verbindung zwischen unterschiedlich dotierten Diffusionsgebieten unter der Oberfläche. Dies eliminiert die Notwendigkeit, die Diffusionsgebiete unter Nutzung einer Metallschicht miteinander zu verbinden, so daß die Dichte der resultierenden integrierten Schaltungen ansteigt.
  • Der ausgefüllte Graben gewährleistet eine verbesserte Isolation zwischen den n-Kanal- und p-Kanal-Transistoren. Das oben beschriebene dünne Dielektrikum erlaubt es der leitfähigen Grabenfüllung 120, als Steuergate für parasitäre Bauelemente zu wirken, die sich zwischen den n-Kanal- und p-Kanal-Bauelementen bilden können. Zum Beispiel steuert die Grabenfüllung 120 das parasitäre Bauelement, das durch das Diffusionsgebiet 54 vom P&spplus;- Typ, der N-Wanne 74 und dem Substrat vom P&spplus;-Typ gebildet wird. Da die Grabenfüllung 120 elektrisch mit dem Source-Diffusionsgebiet 54 verbunden ist und das P&spplus;-Substrat als parasitärer Drain-Anschluß immer auf Massepotential liegt, ist die Gate-Source-Differenz immer null, so daß das parasitäre FET-Bauelement niemals einschaltet. Auf die gleiche Weise wird ein zweites parasitäres Bauelement, das aus N-Wanne 74, Epischicht 72 und Diffusionsgebiet 62 vom N&spplus;-Typ gebildet wird, von der leitfähigen Füllung 120 gesteuert, die mit Diffusionsgebiet 62 verbunden ist, so daß dessen Gate-Source-Differenz null ist, und da die N-Wanne immer den parasitären Drain-Anschluß auf +Vh-Potential bildet, dieser nicht eingeschaltet werden kann. Mit anderen Worten, der gefüllte Graben ermöglicht eine Gate-Source-Verbindung, die die Bildung von parasitären Bauelementen auf seinen Seitenwänden verhindert. In der Praxis ist die Tiefe des Grabens nicht kritisch. Sie kann so tief sein wie das Diffusionsgebiet, oder kann bis auf den Boden der n-Wanne ausgedehnt werden, um eine zusätzliche p-n-Grenze zu bilden.
  • Fig. 3 zeigt eine Draufsicht auf ein Layout für eine Sechs-Bauelemente-SRAM-Zelle, so wie sie schematisch in Fig. 1 gezeigt wurde, wobei die Grabenverbindung unter der Oberfläche nach der Erfindung genutzt wird. In Fig. 3 werden die Referenznummern von den Fig. 1 bis 2 wiederholt, wobei diese die gleichen Strukturmerkmale kennzeichnen. Auf diese Weise werden die Gates der Transistoren 10 und 12 von Fig. 1 durch die Polysiliciumbereiche G10, G12 der Polysiliciumleitung WL festgelegt, die Draingebiete hiervon werden von dem Bereich des Substrates 70 festgelegt, der von den BL-Kontakten 10A und 12A kontaktiert wird, und die Source-Gebiete hiervon werden von dem Substratbereich unter der Polysiliciumleitung WL festgelegt. Diese letzten Substratbereiche legen ebenfalls die diffundierten Elektroden 52, 52A der Bauelemente 14 und 18 vom p-Typ fest. Die Gate-Elektroden der Bauelemente 14 und 18 werden von den Polysiliciumgebieten 56 beziehungsweise 56A festgelegt. Die anderen diffundierten Elektroden der Bauelemente 14 und 18 werden durch die Substratbereiche 54, 54A auf der anderen Seite der Polysiliciumbereiche 56 beziehungsweise 56A festgelegt. Schließlich werden die Bauelemente 16 und 20 durch die Diffusionsgebiete 62, 62A und 64, 64A gebildet, wobei die dazwischenliegenden Polysiliciumbereiche 66 beziehungsweise 66A die Gatelektroden bereitstellen. Die Isolierung wird von den Gebieten 78 bereitgestellt.
  • Die Gate-Anschlüsse 56, 66 und 56A, 66A der Transistoren 14, 16 beziehungsweise 18, 20 werden von der gleichen Polysiliciumleitung bereitgestellt und sind deshalb miteinander verbunden. Die Polysiliciumleitung, die die Gate-Anschlüsse der Transistoren 14, 16 festlegt, ist mit der diffundierten Elektrode 62A von Bauelement 20 über einen Kontakt C&sub2; verbunden, der von einem Metallsegment überdeckt ist (nicht dargestellt). Die Polysiliciumleitung, die die Gate-Anschlüsse der Transistoren 18, 20 festlegt, ist mit den Diffusionsgebieten 62 von Transistor 16 über eine Metalleitung verbunden (nicht dargestellt), die die Kontakte C&sub1; und C&sub3; miteinander verbindet. Andere Metalleitungen und Kontakte (nicht dargestellt) bilden die Masse- und VH-Kontakte. Von besonderem Interesse sind die mit Polysilicium gefüllten Gräben 100, 100A, welche die Knoten N1 und N2 (d.h., die diffundierten Elektroden 52, 52A der Transistoren 14, 18) mit den diffundierten Elektroden 62, 62A der Bauelemente 16 beziehungsweise 20 verbinden. Wenn diese Verbindung von der darüberliegenden Metallschicht bereitgestellt wird, müßte das Layout erweitert werden, um Kontakte für die Gebiete 52 und 52A unterzubringen. Desweiteren würde zusätzlicher Platz benötigt werden, um Metallverbindungsleitungen bereitzustellen, die nicht die C&sub2;-C&sub3;-Verbindungen beeinflussen.
  • Das in Fig. 3 dargestellte Layout illustriert einen weiteren Vorteil der Erfindung. Normalerweise ist bei der Bildung eines Metallkontaktes die Justierung zu der darunterliegenden diffundierten Elektrode kritisch. Zum Beispiel würde sich normalerweise bei der Bildung von Kontakt C&sub1; eine kritische Justierung in bezug auf die Ecke der N&spplus;-Wanne 74 sowie auf die benachbarten Polysiliciumleitungen und Isolationsgebiete ergeben. Da jedoch der mit Polysilicium gefüllte Graben 100 mit dem Gebiet 62 verbunden ist, bleibt die Justierung zu diesen Strukturen nicht länger kritisch, weil der Graben eine vergrößerte Fläche zum Kontaktieren darstellt. Wie in Fig. 3 gezeigt, kann der Kontakt C&sub1; jetzt außerhalb der Ecke der N-Wanne 74 gebildet werden. Durch Minimierung dieser kritischen Justierungszwänge sinkt die Möglichkeit der Fehljustage, so daß die Herstellungsausbeute der für die Bereitstellung der Strukturen der Erfindung verarbeiteten Wafer steigt.

Claims (5)

1. Struktur unter der Oberfläche in einer Halbleiterschaltung, die in einem Substrat eines ersten Leitfähigkeitstyps ausgebildet ist, das einen darin ausgebildeten vertieften Bereich eines zweiten Leitfähigkeitstyps zur Verbindung eines ersten Diffusionsgebietes eines zweiten Leitfähigkeitstyps, das in dem Substrat ausgebildet ist, mit einem zweiten Diffusionsgebiet des Leitfähigkeitstyps, das in dem vertieften Bereich ausgebildet ist, besitzt, wobei sich die Struktur in der gleichen topologischen Ebene wie die Diffusionsgebiete befindet, die einen Graben umfassen, der Seitenwände und einen Boden besitzt, wobei der Graben mit einem leitfähigen Material gefüllt ist und eine dünne dielektrische Struktur an dessen Seitenwänden und Boden angeordnet ist, wobei der gefüllte Graben zwischen und angrenzend an das erste Diffusionsgebiet des zweiten Leitfähigkeitstyps und das zweite Diffusionsgebiet des ersten Leitfähigkeitstyps angeordnet ist, wobei das leitfähige Material, das innerhalb des Grabens angeordnet ist, elektrisch sowohl mit dem ersten als auch mit dem zweiten Diffusionsgebiet verbunden ist.
. 2. Struktur nach Anspruch 1, wobei das leitfähige Material aus der Gruppe, die aus dotiertem Polysilicium, hochschmelzenden Metallen, hochschmelzenden Metallsiliciden und Kombinationen daraus besteht, ausgewählt wird.
3. Struktur nach Anspruch 1 oder 2, wobei die dielektrische Struktur ein Material beinhaltet, das aus der Gruppe, die aus Siliciumoxid, Siliciumnitrid und Siliciumoxynitrid besteht, ausgewählt wird.
4. Struktur nach irgendeinem der Ansprüche 1 bis 3, wobei die dielektrische Struktur eine erste Schicht aus Siliciumoxid, die an den Seitenwänden und auf dem Boden des Grabens ausgebildet wurde, und eine zweite Schicht aus Siliciumnitrid, die sich auf der ersten Schicht aus Siliciumoxid befindet, umfaßt.
5. Struktur unter der Oberfläche in einer integrierten Schaltung, umfassend wenigstens ein p-Kanal-Bauelement und wenigstens ein n-Kanal-Bauelement, die in dem Substrat ausgebildet sind, wobei jedes der Bauelemente eindiffundierte Source- und Drain-Elektroden besitzt, um eine der Source- und Drain-Elektroden des p-Kanal-Bauelementes mit einer der Source- und Drain-Elektroden des n-Kanal-Bauelementes zu verbinden, die einen mit dotierten Polysilicium gefüllten Graben umfassen, der Seitenwände und einen Boden besitzt, die mit einer dünnen dielektrischen Struktur überzogen sind, wobei der Graben zwischen den p-Kanal- und n-Kanal- Bauelementen ausgebildet ist und an eine der Source- und Drain-Elektroden des p-Kanal-Bauelementes und an eine der Source- und Drain-Elektroden des n-Kanal-Bauelementes angrenzt, wobei der Graben sich auf der gleichen topologischen Ebene befindet wie die eindiffundierten Source- und Drain-Elektroden.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779506B2 (en) 2006-03-07 2014-07-15 Infineon Technologies Ag Semiconductor component arrangement comprising a trench transistor
DE102007063728B4 (de) 2006-03-07 2018-12-13 Infineon Technologies Ag Halbleiterbauelementanordnung mit einem Trench-Transistor
US8501561B2 (en) 2006-03-07 2013-08-06 Infineon Technologies Ag Method for producing a semiconductor component arrangement comprising a trench transistor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4498223A (en) * 1982-04-23 1985-02-12 Gte Laboratories Incorporated Method of fabrication of monolithic integrated circuit structure
US4463491A (en) * 1982-04-23 1984-08-07 Gte Laboratories Incorporated Method of fabricating a monolithic integrated circuit structure
JPS6146042A (ja) * 1984-08-10 1986-03-06 Nec Corp 半導体装置
US4593459A (en) * 1984-12-28 1986-06-10 Gte Laboratories Incorporated Monolithic integrated circuit structure and method of fabrication
JPH0770685B2 (ja) * 1985-04-25 1995-07-31 日本電信電話株式会社 相補形ｍｉｓ半導体集積回路
JPH0687500B2 (ja) * 1987-03-26 1994-11-02 日本電気株式会社 半導体記憶装置およびその製造方法

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