DE4430483A1 - MOS-Transistor, Halbeiterspeicherbauelement mit MOS-Transistoren und Herstellungsverfahren hierfür - Google Patents

MOS-Transistor, Halbeiterspeicherbauelement mit MOS-Transistoren und Herstellungsverfahren hierfür

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Description

Die Erfindung bezieht sich auf einen MOS-Transistor, ein sol­ che Transistoren beinhaltendes Halbleiterspeicherbauelement, wie z. B. ein DRAM-Halbleiterspeicherbauelement, sowie auf diesbezügliche Herstellungsverfahren.
Das Anordnen einer maximalen Anzahl von Funktionselementen auf einer minimalen Zellenfläche ist wichtig für die Erhöhung der Integrationsdichte von Halbleiterspeicherbauelementen, insbesondere solchen mit dynamischen Speicherzellen mit wahl­ freiem Zugriff (DRAMs).
Besonders im Fall eines planaren Transistors, der lateral auf einem Halbleitersubstrat angeordnet ist, besteht ein haupt­ sächlicher Faktor, der die weitere Dimensionsreduzierung von Halbleiterbauelementen behindert, darin, daß das Source- und das Draingebiet sowie die Gateelektrode jedes Transistors in einer Ebene gebildet sind. Außerdem besteht in Speicherbau­ elementen mit einer Kapazität von 256 Mb und darüber die Ge­ fahr einer Verschlechterung der elektrischen Eigenschaften, da solche Bauelemente mit steigender Ausdehnung schrumpfen.
Es ist daher kaum möglich, ein Halbleiterspeicherbauelement mit einer derartigen Kapazität unter Verwendung des herkömm­ lichen, planaren Entwurfs zu realisieren. Um diese Schwierig­ keiten zu überwinden, sind bereits verschiedene Speicherzel­ lenstrukturen vorgeschlagen worden, bei denen ein Transistor und ein Kondensator auf einem Halbleitersubstrat in vertika­ ler Richtung angeordnet sind.
So wird von K. Sunouchi et al. eine Speicherzelle mit einem Transistor mit umgebendem Gate (sog. SGT-Zelle) vorgeschla­ gen, bei der alle Funktionselemente für die jeweilige Spei­ cherzelle in einer von einem matrixförmigen Graben isolierten Siliciumsäule gebildet sind (s. IEDM ′89 "A Surrounding Gate Transistor (SGT) Cell for 64/256Mbit DRAMs"). Bei dieser SGT- Zelle ist jedoch der Prozeß zur Erzeugung der Siliciumsäule und eines Kondensators aufwendig, und die Isolationscharakte­ ristika sind wenig zufriedenstellend. Außerdem gibt es eine große Wahrscheinlichkeit für einen Kurzschluß zwischen einer Kondensatorplattenelektrode und einer Gateelektrode während eines Prozesses zur Bildung der Gateelektrode.
Des weiteren schlagen Digh Hisamoto et al. eine sogenannte DELTA-Struktur vor, bei der eine Gateelektrode mit einer Si­ licium-auf-Isolator(SOI)-Struktur vertikal verlaufend gebil­ det ist (s. IEDM ′89, "A Fully Depleted Lean-channel Tran­ sistor (DELTA)"). Diese DELTA-Struktur besitzt eine effektive Kanalsteuerbarkeit, da der Kanal auf einer vertikalen Ober­ fläche gebildet ist. Da jedoch das Source- und das Drainge­ biet bezüglich des Gates lateral angeordnet sind, bleibt die Erhöhung der Integrationsdichte begrenzt.
Auch von Toshiyuki Nishihara et al. wird eine Zelle mit SOI- Struktur vorgeschlagen, bei der ein Kondensator vollständig unter einer Siliciumschicht vergraben ist, so daß die Spei­ cherzellenfläche maximiert werden kann (s. IEDM ′92, "A Bu­ ried Capacitor DRAM Cell with Bonded SOI for 256M and 1 Gbit DRAMs"). Bei dieser Zelle mit SOI-Struktur ist es jedoch schwierig, die Dicke einer verbleibenden Siliciumschicht wäh­ rend eines Poliervorgangs für das Siliciumsubstrat zur Erzeu­ gung der SOI-Struktur zu steuern. Außerdem wird zusätzlich eine Bitleitungskontaktlochfläche zum Verbinden des Drainge­ bietes eines Transistors mit einer Bitleitung benötigt.
Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines MOS-Transistors, mit dem die oben genannten Schwierigkeiten überwunden werden und der erhöhte Integra­ tionsdichten von Halbleiterbauelementen ermöglicht, eines Halbleiterspeicherbauelementes mit solchen MOS-Transistoren sowie eines Herstellungsverfahrens hierfür zugrunde.
Dieses Problem wird durch einen MOS-Transistor mit den Merk­ malen des Anspruchs 1, durch ein Halbleiterbauelement mit den Merkmalen des Anspruchs 3 oder 8 sowie durch ein Herstel­ lungsverfahren mit den Merkmalen des Anspruchs 9 oder 14 ge­ löst. Die vertikal gebildete Säule fungiert hierbei als Ka­ nalgebiet des MOS-Transistors, wobei dessen Source- und des­ sen Draingebiet im oberen Bereich bzw. im unteren Bereich der Säule angeordnet sind. Die Gateelektrode ist so gebildet, daß sie die Säule umgibt. Die vom Transistor eingenommene latera­ le Fläche läßt sich auf diese Weise bemerkenswert reduzieren. Außerdem kann die Fläche einer Speicherzelle, indem der Tran­ sistor mit der obigen Struktur vertikal über dem Kondensator und das Bitleitungskontaktloch vertikal über dem Transistor angeordnet sind, beträchtlich verringert werden.
In den Unteransprüchen sind vorteilhafte Weiterbildungen der Erfindung angegeben.
Bevorzugte Ausführungsformen der Erfindung sind in den Zeich­ nungen dargestellt und werden nachfolgend beschrieben. Hier­ bei zeigen:
Fig. 1 eine Querschnittsansicht eines MOS-Transistors,
Fig. 2 eine Draufsicht auf den MOS-Transistor von Fig. 1,
Fig. 3 bis 6 Querschnittsansichten zur Veranschaulichung eines Verfahrens zur Herstellung des MOS-Transistors von Fig. 1,
Fig. 7 eine Draufsicht auf eine DRAM-Zellenanordnung mit MOS-Transistoren nach Art von Fig. 1,
Fig. 8 und 9 Querschnittsansichten längs der Linien a-a′ bzw. b-b′ in Fig. 7,
Fig. 10A eine Draufsicht auf ein Halbleiterbauelement zur Veranschaulichung des Beginns eines Verfahrens zur Herstellung einer DRAM-Zellenanordnung,
Fig. 10B und 10C Querschnittsansichten längs der Linien d-d′ bzw. e-e′ in Fig. 10A,
Fig. 11A eine Draufsicht entsprechend Fig. 10A zur Veran­ schaulichung der Erzeugung einer Maskenschicht,
Fig. 11B und 11C Querschnittsansichten längs der Linien W-W′ bzw. B-B′ in Fig. 11A,
Fig. 12A und 12B Querschnitte entlang der Linien W-W′ bzw. B-B′ in Fig. 11A zur Veranschaulichung einer Säulenbildung,
Fig. 13 eine Querschnittsansicht entlang der Bitleitungs­ richtung des Bauelementes der Fig. 12A und 12B zur Veranschaulichung des Aufbringens isolierender Fil­ me,
Fig. 14 eine Querschnittsansicht entsprechend Fig. 13 zur Veranschaulichung des Anbringens von Kondensatoren, einer Isolationsschicht und eines weiteren Halblei­ tersubstrates,
Fig. 15 eine Querschnittsansicht entsprechend Fig. 14 zur Veranschaulichung der Bildung von Draingebieten und eines Gateisolationsfilms,
Fig. 16 eine Querschnittsansicht entsprechend Fig. 15 zur Veranschaulichung der Bildung von Gateelektroden, ersten Bitleitungen und erster Bitleitungskontakte und
Fig. 17 eine Querschnittsansicht entsprechend Fig. 16 zur Veranschaulichung der Bildung zweiter Bitleitungen und zweiter Bitleitungskontakte.
Die Fig. 1 und 2 zeigen einen MOS-Transistor im Querschnitt bzw. in einer Draufsicht, wobei bei diesem MOS-Transistor ein erstes Halbleitersubstrat umgekehrt angeordnet ist und sich daher bezugnehmend auf Fig. 1 im Oberseitenbereich befindet. Wie in den Fig. 1 und 2 dargestellt, dient eine durch Ätzen des ersten Halbleitersubstrates gebildete Säule als ein Ka­ nalgebiet CH des Transistors. Ein Draingebiet 28 und ein Sourcegebiet 12 sind im oberseitigen bzw. im unterseitigen Bereich der Säule ausgebildet. Eine Gateelektrode 33 des Transistors ist so gebildet, daß sie die Säule umgibt, wobei ein Gateisolationsfilm 30 zwischen der Säule und der Ga­ teelektrode liegt. Eine Sourceverdrahtungsschicht 22, die mit dem Sourcegebiet 12 verbunden ist, ist unterhalb der Säule angeordnet. Unterhalb der Sourceverdrahtungsschicht 22 ist ein zweites Halbleitersubstrat 26 unter Zwischen­ fügung einer ersten Isolationsschicht 24 angebracht, wo­ durch eine SOI-Struktur gebildet ist. Über dem Draingebiet 28 befindet sich unter Zwischenfügung einer zweiten Isola­ tionsschicht 34 eine Drainverdrahtungsschicht 36, die mit dem Draingebiet 28 über ein Kontaktloch H verbunden ist. Wie aus den Fig. 1 und 2 hervorgeht, ist für diesen MOS- Transistor mit Ausnahme der von der Gateelektrode 33 umge­ benen Säule keine weitere laterale Fläche erforderlich. Der Integrationsgrad von Bauelementen, die solche Transistoren besitzen, läßt sich daher erhöhen.
Anhand der Fig. 3 bis 6 wird nachfolgend ein Verfahren zur Herstellung dieses MOS-Transistors näher erläutert.
Fig. 3 veranschaulicht die Bildung einer Säule P sowie ei­ nes ersten 16, eines zweiten 18 und eines dritten Isola­ tionsfilms 20. Zuerst werden über die gesamte Oberfläche eines ersten Halbleitersubstrates 10 eines ersten Leitfä­ higkeitstyps, z. B. p-leitend, Störstellenionen eines zweiten Leitfähigkeitstyps, z. B. n-leitend, implantiert, um das Sour­ cegebiet 12 des Transistors zu erzeugen. Daraufhin wird das erste Halbleitersubstrat 10 mittels eines reaktiven Io­ nenätzverfahrens RIE zur Erzeugung einer Siliciumsäule P mit einer Höhe von ungefähr 600 nm geätzt. Dann werden nach­ einander isolierende Materialien, z. B. ein Oxid und ein Ni­ trid, mittels eines chemischen Gasphasenabscheidungsverfah­ rens CVD auf die mit der Siliciumsäule P versehene, re­ sultierende Struktur aufgebracht, um den ersten 16 und den zweiten Isolationsfilm 18 zu erzeugen. Anschließend wird durch ein CVD-Verfahren ein isolierendes Material, z. B. ein Oxid, auf dem zweiten Isolationsfilm 18 abgeschieden, um den dritten Isolationsfilm 20 so zu erzeugen, daß die ge­ ätzten Bereiche des ersten Halbleitersubstrats 10 aufge­ füllt werden. Als nächstes wird die Oberfläche des dritten Isolationsfilms 20 planarisiert. Der dritte Isolationsfilm 20 dient der Isolierung einer Gateelektrode sowie einer Sourceverdrahtungsschicht, die in einem nachfolgenden Prozeß angeordnet werden.
Fig. 4 veranschaulicht das Anbringen eines ersten Kontakt­ lochs 21, der Sourceverdrahtungsschicht 22 und des zwei­ ten Halbleitersubstrats 26. Hierbei werden zunächst der dritte 20, der zweite 18 und der erste Isolationsfilm 16 nacheinander durch einen Lithographieprozeß geätzt, um das erste Kontaktloch 21 zu erzeugen, das einen Teil des Sourcegebietes 12 freilegt. Dann wird auf der gesamten Oberfläche der mit dem ersten Kontaktloch 21 versehenen, resultierenden Struktur ein leitfähiges Material abgeschie­ den, um die Sourceverdrahtungsschicht 22 zu erzeugen, die mit dem Sourcegebiet 12 über das erste Kontaktloch 21 verbunden ist. Nach Aufbringen der ersten Isolationsschicht 24 durch Abscheiden eines isolierenden Materials auf der Sourceverdrahtungsschicht 22 wird als nächstes die Oberflä­ che der ersten Isolationsschicht 24 durch ein Zurückätzver­ fahren planarisiert. Anschließend wird ein weiterer Wafer durch ein direktes Waferbondverfahren auf der planarisierten ersten Isolationsschicht 24 angebracht, welcher das zweite Halbleitersubstrat 26 darstellt. Nach dem Umdrehen des er­ sten Halbleitersubstrats 10, so daß die Rückseite nach oben zeigt, wird dann die Rückseite des ersten Halbleitersubstrats 10 durch ein Ätzverfahren, wie z. B. Schleifen/Polieren oder ein Plasmaätzverfahren, geätzt. Dieser Ätzprozeß wird fortge­ setzt, bis der erste Isolationsfilm 16 freigelegt ist.
Fig. 5 veranschaulicht die Bildung des Draingebietes 28 und des Gateisolationsfilms 30. Dabei werden z. B. n-leitende Störstellenionen an der geätzten Rückseite des ersten Halb­ leitersubstrats 10 implantiert, wodurch das Draingebiet 28 des Transistors im oberen Bereich der Säule entsteht. Anschließend wird der erste Isolationsfilm 16 isotrop ge­ ätzt. Bei diesem Vorgang dient der zweite Isolationsfilm 18 als Ätzsperrschicht, so daß der dritte Isolationsfilm 20 nicht geätzt wird. Daraufhin wird der durch das Ätzen des er­ sten Isolationsfilms 16 freigelegte Säulenoberflächenbe­ reich durch einen thermischen Oxidationsprozeß zur Bildung des Gateisolationsfilms 30 oxidiert. Dann wird auf der mit dem Gateisolationsfilm 30 versehenen, resultierenden Struk­ tur ein leitfähiges Material, z. B. störstellendotiertes Poly­ silicium, abgeschieden, um eine leitfähige Schicht 32 zu bilden.
Fig. 6 veranschaulicht die Bildung der Gateelektrode 33, eines zweiten Kontaktlochs 35 und der Drainverdrahtungs­ schicht 36. Die leitfähige Schicht 32 wird durch ein Zu­ rückätzverfahren so geätzt, daß die Gateelektrode 33 ent­ steht, welche die Säule umgibt. Nach Bildung der zweiten Iso­ lationsschicht 34 durch Abscheiden eines isolierenden Mate­ rials auf der gesamten Oberfläche der mit der Gateelektrode 33 versehenen, resultierenden Struktur wird dann die zweite Isolationsschicht 34 zur Erzeugung des zweiten Kontaktlochs 35 durch einen Lithographieprozeß geätzt. Anschließend wird ganzflächig auf die mit dem zweiten Kontaktloch 35 versehe­ ne, resultierende Struktur ein leitfähiges Material aufge­ bracht, wodurch die Drainverdrahtungsschicht 36 entsteht, welche mit dem Draingebiet 28 durch das zweite Kontaktloch 35 hindurch verbunden ist.
Bei diesem erfindungsgemäßen Verfahren zur Herstellung eines MOS-Transistors wird daher lediglich zur Bildung der als Ka­ nalgebiet dienenden Siliciumsäule, des ersten und des zweiten Kontaktlochs sowie der Source- und der Drainverdrahtungs­ schicht ein Lithographieprozeß verwendet. Da außerdem die Ga­ teelektrode in selbstjustierter Weise gebildet wird, ist die­ se Transistorstruktur sehr geeignet, den Integrationsgrad ei­ nes Halbleiterbauelementes mit MOS-Transistoren beträchtlich zu erhöhen.
Fig. 7 zeigt in der Draufsicht eine DRAM-Zellenanordnung, in der MOS-Transistoren der obigen Art verwendet sind. Hierbei bezeichnen das Bezugszeichen WL eine Wortleitung, das Be­ zugszeichen T einen Transistor, das Bezugszeichen BC ein Bitleitungskontaktloch, das Bezugszeichen BL1 erste Bitlei­ tungen und das Bezugszeichen BL2 zweite Bitleitungen. Wie aus Fig. 7 zu erkennen, ist der Transistor T einer DRAM- Zelle in einer sich in Wortleitungsrichtung erstreckenden Form gebildet, und das Bitleitungskontaktloch BC ist so po­ sitioniert, daß es von der Mitte des Transistors T zu einer Seite in Wortleitungsrichtung verschoben ist. Außerdem sind Mehrschichtbitleitungen derart gebildet, daß von jeweils in Wortleitungsrichtung benachbarten Transistoren der eine mit einer ersten BL1 und der andere mit einer zweiten Bitlei­ tung BL2 verbunden ist, wobei die Bitleitungen auf ver­ schiedenen Höhen liegen.
Fig. 8 und 9 zeigen Querschnittsansichten der DRAM-Zellen­ anordnung entlang der Linien a-a′ bzw. b-b′ in Fig. 7. Wie aus den Fig. 8 und 9 hervorgeht, sind erste T1 und zweite Transistoren T2 mit vertikal verlaufendem Kanalgebiet gemäß der zu Fig. 1 beschriebenen Art gebildet. Unter den ersten T1 und den zweiten Transistoren T2 sind jeweils Kondensa­ toren C1, C2 angeordnet, die aus jeweils mit dem Sourcege­ biet 50 eines Transistors verbundenen Speicherelektroden 62, einer die gesamte Oberfläche der Speicherelektroden 62 umgebenden Plattenelektrode 66 sowie einem dazwischen­ liegenden dielektrischen Film 64 bestehen. Eine erste Bit­ leitung 80 ist mit einem Draingebiet 72 eines ersten Transistors T1 an dessen Oberseite verbunden, während eine zweite Bitleitung 82 mit dem Draingebiet 72 eines zweiten Transistors T2 an dessen Oberseite verbunden ist, so daß eine Mehrschichtbitleitungsstruktur ausgebildet ist. Dies be­ deutet, daß je zwei in Wortleitungsrichtung benachbarte Tran­ sistoren mit auf unterschiedlicher Höhe liegenden Bitleitun­ gen verbunden sind. Die Transistoren T1, T2 sind so ange­ ordnet, daß sie in Bitleitungsrichtung durch ein Isolations­ material isoliert sind (s. Fig. 8) und sich in einer Richtung senkrecht zur Bitleitungsrichtung, d. h. in Wortleitungsrich­ tung, einen Gateelektrodenabschnitt 77 teilen (s. Fig. 9). Die Zellenfläche der obigen Struktur kann auf 4F² reduziert sein, wobei F eine minimale Elementabmessung darstellt. Zum Vergleich beträgt die minimale Zellenfläche in der Zellen­ struktur mit herkömmlichem, planarem Transistor 8F².
Anhand der Fig. 10A bis 17 wird nachfolgend ein Verfahren zur Herstellung einer DRAM-Zellenanordnung der obigen Art erläu­ tert.
Fig. 10A bis 10C veranschaulichen die Bildung von Sourcege­ bieten 50, einer Schicht 52 aus einem ersten Material und einer Schicht 54 aus einem zweiten Material, wobei Fig. 10A eine Draufsicht und die Fig. 10B und 10C Querschnittsansich­ ten entlang der Linien d-d′ bzw. e-e′ in Fig. 10A wiederge­ ben. Der Pfeil WL in Fig. 10A bezeichnet eine Wortleitungs­ richtung, während der Pfeil BL eine Bitleitungsrichtung an­ gibt. Zur Bildung der Sourcegebiete 50 für Transistoren werden zunächst n-leitende Störstellenionen über die gesamte Oberfläche eines ersten, p-leitenden Halbleitersubstrats 100 implantiert. Anschließend wird auf dem mit den Source­ gebieten 50 versehenen, ersten Halbleitersubstrat 100 ein Oxid in einer Dicke von ungefähr 300 nm abgeschieden und durch einen Lithographieprozeß strukturiert, wodurch die Schicht 52 aus dem ersten Material entsteht, die sich längs der Bitleitungsrichtung erstreckt. Daraufhin wird ganzflächig auf der mit der Schicht 52 aus dem ersten Material versehenen, resultierenden Struktur ein Oxid in einer Dicke von ungefähr 100 nm abgeschieden, um die Schicht 54 aus dem zweiten Mate­ rial zu erzeugen. Als nächstes werden die Schicht 52 aus dem ersten Material und die Schichtabschnitte 54 aus dem zweiten Material, die zwischen in Wortleitungsrichtung be­ nachbarten Schichtabschnitten 52 aus dem ersten Material gebildet sind, in eine vorbestimmte Tiefe, z. B. 300 nm, unter Verwendung eines nicht gezeigten, sich längs der Wortlei­ tungsrichtung erstreckenden Maskenmusters geätzt, s. Fig. 10C.
Fig. 11A bis 11C veranschaulichen die Bildung einer Masken­ schicht I, wobei Fig. 11A eine Draufsicht darstellt und die Fig. 11B und 11C Querschnitte längs der Linien W-W′ bzw. B-B′ in Fig. 11A wiedergeben. Hierzu wird die gesamte Oberfläche der unter dem Maskenmuster verbleibenden Schicht aus dem zweiten Material 54 erneut in eine Tiefe von ungefähr 100 nm geätzt, wodurch an den beiden Seiten der Schicht aus dem er­ sten Material 52 in Wortleitungsrichtung aus der Schicht aus dem zweiten Material bestehende Abstandshalter 54a ent­ stehen und die Schicht aus dem ersten Material 52 nur in Bitleitungsrichtung verlaufend zurückbleibt. Auf diese Weise wird die Maskenschicht I erzeugt.
Fig. 12A und 12B zeigen ebenfalls Querschnittsansichten ent­ lang der Linien W-W′ bzw. B-B′ in Fig. 11A und veranschauli­ chen die Bildung von Siliciumsäulen P und eines ersten Iso­ lationsfilms 56. Hierzu wird das erste Halbleitersubstrat 100 in eine vorbestimmte Tiefe unter Verwendung der Masken­ schicht I als Ätzmaske geätzt, wodurch jeweilige Silicium­ säulen P mit einer ersten Ausdehnung in Wortleitungsrich­ tung und einer dagegen schmäleren, zweiten Ausdehnung in Bit­ leitungsrichtung entstehen. Nach vollständigem Entfernen der Maskenschicht I durch einen Naßätzprozeß wird dann ein iso­ lierendes Material, z. B. ein Oxid, auf der gesamten Oberflä­ che der resultierenden Struktur abgeschieden. Als Resultat hiervon bildet sich der erste Isolationsfilm 56 derart, daß er die Zwischenräume zwischen den Säulen P in Wortleitungs­ richtung füllt, s. Fig. 12A, während in den Zwischenräumen entlang der Bitleitungsrichtung jeweils eine Vertiefung ver­ bleibt, s. Fig. 12B.
Die nachfolgend beschriebenen Fig. 13 bis 17 sind jeweils Querschnittsansichten entlang der Bitleitungsrichtung. Fig. 13 veranschaulicht die Bildung eines zweiten Isolationsfilms 58 und eines dritten Isolationsfilms 60. Hierzu wird ein isolierendes Material, z. B. ein Nitrid, in einer Dicke von ungefähr 10 nm ganzflächig auf die mit dem ersten Isolations­ film 56 versehene, resultierende Struktur aufgebracht, so daß der zweite Isolationsfilm 58 entsteht. Dann wird auf dem zweiten Isolationsfilm 58 ein isolierendes Material, z. B. ein Oxid, dergestalt zur Bildung des dritten Isolations­ films 60 abgeschieden, daß letzterer die Vertiefungen zwi­ schen den Säulen P in Bitleitungsrichtung vollständig füllt.
Fig. 14 veranschaulicht das Anbringen von Kondensatoren C1, C2, einer ersten Isolationsschicht 68 sowie eines zweiten Halbleitersubstrats 70. Hierfür werden zunächst nacheinan­ der der dritte Isolationsfilm 60, der zweite Isolationsfilm 58 und der erste Isolationsfilm 56 durch einen Lithogra­ phieprozeß geätzt, um erste, ein jeweils zugehöriges Source­ gebiet 50 freilegende Kontaktlöcher 61 zu erzeugen. An­ schließend wird auf der gesamten Oberfläche der mit den er­ sten Kontaktlöchern 61 versehenen, resultierenden Struktur ein leitfähiges Material abgeschieden und durch einen Litho­ graphieprozeß in die einzelnen Zelleneinheiten strukturiert, wodurch jeweils eine Kondensatorspeicherelektrode 62 ent­ steht, die über ein erstes Kontaktloch 61 mit dem zugehöri­ gen Sourcegebiet 50 verbunden ist. Dann wird ein Teil des dritten Isolationsfilms 60 durch einen Naßätzprozeß derart geätzt, daß an jeder Speicherelektrode 62 ein unterschnit­ tener Bereich entsteht. Daraufhin werden nacheinander ein dielektrischer Film 64 und eine Plattenelektrode 66 ganz­ flächig auf die Speicherelektroden 62 aufgebracht, was die Kondensatoren C1, C2 vervollständigt. Nach Aufbringen der ersten Isolationsschicht 68 durch Abscheiden eines isolie­ renden Materials auf der Plattenelektrode 66 wird dann die Oberfläche der ersten Isolationsschicht 68 durch ein Po­ lierverfahren planarisiert. Als nächstes wird ein neuer Wafer durch ein direktes Waferbondverfahren auf der planarisierten ersten Isolationsschicht 68 als das zweite Halbleiter­ substrat 70 angebracht. Nach Umdrehen des ersten Halblei­ tersubstrats 100, wodurch dessen Rückseite nun die Obersei­ te bildet, wird diese Rückseite des ersten Halbleiter­ substrats 100 durch ein Ätzverfahren, z. B. durch Schleifen, Polieren oder ein Plasmaätzverfahren, geätzt. Der obige Ätz­ prozeß wird fortgesetzt, bis der erste Isolationsfilm 66 freigelegt ist.
Fig. 15 veranschaulicht die Bildung von Draingebieten 72 und eines Gateisolationsfilms 74. Hierfür werden zunächst n-leitende Störstellenionen an der geätzten Rückseite des er­ sten Halbleitersubstrats 100 implantiert, wodurch das Draingebiet 72 für jeden Transistor an der Oberseite der zugehörigen Säule entsteht. Danach wird zur seitlichen Frei­ legung der Säulen der erste Isolationsfilm 56 isotrop ge­ ätzt. Dabei fungiert der zweite Isolationsfilm 58 als Ätz­ sperrschicht, so daß der dritte Isolationsfilm 60 nicht ge­ ätzt wird. Nach Erzeugen des Gateisolationsfilms 74 durch Oxidieren der Oberfläche der freiliegenden Säulen durch einen thermischen Oxidationsprozeß wird dann ein leitfähiges Mate­ rial, z. B. störstellendotiertes Polysilicium, ganzflächig auf der resultierenden Struktur zur Bildung einer leitfähigen Schicht 76 abgeschieden.
Fig. 16 veranschaulicht die Bildung von Gateelektroden 77, einer zweiten Isolationsschicht 78, erster Bitleitungskon­ taktlöcher 79 und erster Bitleitungen 80. Zunächst wird hierzu die leitfähige Schicht 76 durch ein Zurückätzverfah­ ren geätzt, um die Gateelektroden zu erzeugen, die jeweils eine zugehörige Säule umgeben. Als Resultat hiervon werden die ersten T1 und zweiten Transistoren T2, die jeweils aus Sourcegebiet 50, Draingebiet 72 und Gateelektrode 77 bestehen, vervollständigt. Danach wird ein isolierendes Material ganzflächig auf die mit den ersten und zweiten Tran­ sistoren T1, T2 versehene, resultierende Struktur zur Bil­ dung der zweiten Isolationsschicht 78 aufgebracht. Dann wird die zweite Isolationsschicht 78 zur Erzeugung der er­ sten Bitleitungskontaktlöcher 79 durch einen Lithographie­ prozeß geätzt. Anschließend wird ganzflächig auf die mit den ersten Bitleitungskontaktlöchern 79 versehene, resultieren­ de Struktur ein leitfähiges Material aufgebracht und durch einen Lithographieprozeß strukturiert, so daß die ersten Bit­ leitungen 80 entstehen, die jeweils über ein erstes Bitlei­ tungskontaktloch 79 mit dem Draingebiet 72 eines ersten Transistors T1 verbunden sind.
Fig. 17 veranschaulicht die Bildung zweiter Bitleitungskon­ taktlöcher 81 und zweiter Bitleitungen 82. Hierfür wird zunächst ganzflächig auf die mit den ersten Bitleitungen 80 versehene, resultierende Struktur ein isolierendes Material zur Bildung einer dritten Isolationsschicht 83 aufgebracht. Anschließend werden die dritte Isolationsschicht 83 und die zweite Isolationsschicht 78 durch einen Lithographieprozeß geätzt, um die zweiten Bitleitungskontaktlöcher 81 zu er­ zeugen. Daraufhin wird auf die mit den zweiten Bitleitungs­ kontaktlöchern 81 versehene, resultierende Struktur ganz­ flächig ein leitfähiges Material aufgebracht und durch einen Lithographieprozeß strukturiert, wodurch die zweiten Bitlei­ tungen 82 entstehen, die jeweils mit dem Draingebiet 72 eines zweiten Transistors T2 über ein zweites Bitleitungs­ kontaktloch 81 verbunden sind. Damit wird eine Mehrschicht­ bitleitungsstruktur vervollständigt, die erste 80 und zwei­ te Bitleitungen 82 beinhaltet.
Da Kondensator, Transistor und Bitleitungskontaktloch jeweils vertikal zueinander angeordnet sind, kann durch das obige Herstellungsverfahren für DRAM-Zellen die Speicherzellenflä­ che beträchtlich verringert werden. Da die Kondensatorfläche ferner ohne Erhöhung der Zellenfläche und des Stufenunter­ schieds beträchtlich vergrößert werden kann, kann die für hochintegrierte Halbleiterbauelemente mit 256 Mbit oder dar­ über erforderliche Kapazität in ausreichender Weise bereitge­ stellt werden.
Wie oben beschrieben, dient erfindungsgemäß eine vertikal auf einem Halbleitersubstrat angeordnete Säule als Kanalgebiet eines Transistors, wobei dessen Source- und Draingebiet im oberen bzw. unteren Bereich der Säule gebildet sind. Die zu­ gehörige Gateelektrode ist in selbstjustierter Weise die Säu­ le umgebend angeordnet. Die vom Transistor eingenommene Flä­ che kann auf diese Weise merklich verringert werden. Außerdem ist der Transistor mit der obigen Struktur vertikal über ei­ nem zugehörigen Kondensator gebildet, und ein Bitleitungskon­ taktloch ist wiederum vertikal über dem Transistor angeord­ net. Auch dies trägt dazu bei, daß die Speicherzellenfläche merklich reduziert werden kann.

Claims (17)

1. MOS-Transistor, gekennzeichnet durch
  • - eine als Kanalgebiet dienende Siliciumsäule (P), welche sich senkrecht zu einem Halbleitersubstrat (10) eines ersten Leit­ fähigkeitstyps erstreckt und von einem Isolationsfilm umgeben ist,
  • - eine die Siliciumsäule (P) umgebende Gateelektrode (33), wo­ bei sich zwischen Säule (P) und Gateelektrode (33) ein Gate­ isolationsfilm (30) befindet, und
  • - ein erstes Störstellengebiet (12) und ein zweites Störstel­ lengebiet (28), die jeweils von einem zweiten Leitfähig­ keitstyp sind und im unteren bzw. im oberen Bereich der Säule (P) angeordnet sind.
2. MOS-Transistor nach Anspruch 1, weiter gekennzeichnet durch eine mit dem ersten Störstellengebiet (12), das im unteren Be­ reich der Säule (P) angeordnet ist, verbundene erste Elektrode (22) und ein weiteres Halbleitersubstrat (26), das unter Zwi­ schenfügung einer Isolationsschicht (24) unterhalb der ersten Elektrode (22) angeordnet ist.
3. Halbleiterspeicherbauelement mit einer Mehrzahl von Spei­ cherzellen, dadurch gekennzeichnet, daß die Speicherzellen jeweils einen auf einem ersten Halbleiter­ substrat angeordneten MOS-Transistor mit einem ersten und einem zweiten Störstellengebiet und einer Gateelektrode, einen mit dem ersten Störstellengebiet des Transistors verbundenen Kondensator sowie eine mit dem zweiten Störstellengebiet des Transistors verbundene Bitleitung besitzen, wobei Kondensator, Transistor und ein Bitleitungskontaktloch zum Anschluß des zweiten Stör­ stellengebiets des Transistors an eine Bitleitung vertikal zu­ einander angeordnet sind.
4. Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, daß die Bitleitungsanordnung als Mehrschicht­ struktur gebildet ist.
5. Halbleiterspeicherbauelement nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, daß der Transistor ein MOS-Transistor nach einem der Ansprüche 1 oder 2 ist.
6. Halbleiterspeicherbauelement nach einem der Ansprüche 3 bis 5, weiter dadurch gekennzeichnet, daß die Transistoren durch ein isolierendes Material in Bitleitungsrichtung voneinander iso­ liert sind und daß sich in einer Richtung senkrecht zur Bitlei­ tungsrichtung benachbarte Transistoren eine Gateelektrode tei­ len.
7. Halbleiterspeicherbauelement nach einem der Ansprüche 3 bis 6, weiter gekennzeichnet durch ein weiteres Halbleitersubstrat (70), das unter Zwischenfügung einer Isolationsschicht (68) un­ terhalb des Kondensators angeordnet ist.
8. Halbleiterspeicherbauelement mit einer Mehrzahl von Spei­ cherzellen, von denen jede einen in einem Halbleitersubstrat ge­ bildeten Transistor mit einem ersten und einem zweiten Störstel­ lengebiet und einer Gateelektrode, einen mit dem ersten Stör­ stellengebiet des Transistors verbundenen Kondensator sowie eine mit dem zweiten Störstellengebiet des Transistors verbundene Bitleitung aufweist, dadurch gekennzeichnet, daß die Bitleitungsanordnung als Mehrschichtstruktur gebildet ist.
9. Verfahren zur Herstellung eines MOS-Transistors, gekenn­ zeichnet durch folgende Schritte zur Herstellung eines MOS- Transistors nach Anspruch 2:
  • - Erzeugen eines ersten Störstellengebietes (12) in einer Ober­ fläche eines ersten Halbleitersubstrates (10),
  • - Ätzen des ersten Halbleitersubstrats (10) zur Erzeugung von Siliciumsäulen (P),
  • - Auffüllen des Zwischenraums zwischen den Säulen (P) mit einem Isolator,
  • - Ätzen des Isolators zur Erzeugung eines ersten Kontaktlochs (21)
  • - Erzeugen einer ersten Elektrode (22) auf dem Isolator, wobei die erste Elektrode (22) über das erste Kontaktloch (21) mit dem ersten Störstellengebiet (12) verbunden ist,
  • - Aufbringen einer ersten Isolationsschicht (24) ganzflächig auf die zuvor erhaltene Struktur und Planarisieren von deren Oberfläche,
  • - Anbringen eines zweiten Halbleitersubstrats (26) auf die planarisierte erste Isolationsschicht (24),
  • - Ätzen der Rückseite des ersten Halbleitersubstrats (10),
  • - Erzeugen eines zweiten Störstellengebietes (28) in einem Oberflächenbereich der Säule (P),
  • - teilweises Ätzen des Isolators zur Freilegung der Säule (P) und
  • - aufeinanderfolgendes Erzeugen eines Gateisolationsfilms (30) und einer Gateelektrode (33), die jeweils die Säule (P) umge­ ben.
10. Verfahren nach Anspruch 9, weiter dadurch gekennzeichnet, daß das Erzeugen der Gateelektrode (33) folgende Schritte bein­ haltet:
  • - Abscheiden eines leitfähigen Materials ganz flächig auf der mit dem Gateisolationsfilm (30) versehenen, resultierenden Struktur und
  • - ganzflächiges Ätzen der Schicht aus dem leitfähigen Material, um die die Säule (P) umgebende Gateelektrode (33) selbstju­ stiert zu bilden.
11. Verfahren nach Anspruch 9 oder 10, weiter gekennzeichnet durch folgende Schritte nach dem Erzeugen der Gateelektrode (33):
  • - Aufbringen einer zweiten Isolationsschicht (34) ganzflächig auf die mit der Gateelektrode (33) versehene, resultierende Struktur,
  • - Ätzen der zweiten Isolationsschicht (34) zur Erzeugung eines zweiten Kontaktlochs (35) und
  • - Erzeugen einer zweiten Elektrode (36) auf der zweiten Isola­ tionsschicht (34), wobei die zweite Elektrode über das zweite Kontaktloch (35) mit dem zweiten Störstellenbereich (28) ver­ bunden ist.
12. Verfahren nach einem der Ansprüche 9 bis 11, weiter dadurch gekennzeichnet, daß das Ätzen der Rückseite des ersten Halblei­ tersubstrats (10) solange fortgesetzt wird, bis der Isolator freigelegt ist.
13. Verfahren nach einem der Ansprüche 9 bis 12, weiter dadurch gekennzeichnet, daß der den Zwischenraum zwischen den Säulen (P) füllende Isolator aus wenigstens zwei unterschiedlichen Materia­ lien besteht.
14. Verfahren zur Herstellung eines Halbleiterspeicherbauelemen­ tes, insbesondere eines solchen nach einem der Ansprüche 3 bis 8, gekennzeichnet durch folgende Schritte:
  • - Erzeugen eines ersten Störstellengebietes (50) in einer Ober­ fläche eines ersten Halbleitersubstrats (100),
  • - Ätzen des ersten Halbleitersubstrates (100) zur Erzeugung von Siliciumsäulen (P),
  • - Füllen des Zwischenraumes zwischen den Säulen (P) mit einem Isolator,
  • - Ätzen des Isolators zur Erzeugung erster Kontaktlöcher (61),
  • - Erzeugen von Kondensatoren auf dem Isolator, wobei jeder Kon­ densator aus einer über ein erstes Kontaktloch (61) mit dem ersten Störstellengebiet (50) verbundenen Speicherelektrode (62), einem dielektrischen Film (64) und einer Plattenelek­ trode (66) besteht,
  • - Aufbringen einer ersten Isolationsschicht (68) ganzflächig auf die zuvor erhaltene Struktur und Planarisieren von deren Oberfläche,
  • - Anbringen eines zweiten Halbleitersubstrates (70) auf der planarisierten ersten Isolationsschicht (68),
  • - Ätzen der Rückseite des ersten Halbleitersubstrates (100),
  • - Erzeugen eines zweiten Störstellengebietes (72) in einer Oberfläche jeder Säule (P),
  • - teilweises Ätzen des Isolators zur Freilegung der Säulen (P),
  • - Erzeugen von die Säulen (P) umgebenden Gateelektroden (77), die als Wortleitungen dienen,
  • - Aufbringen einer zweiten Isolationsschicht (78) ganzflächig auf die zuvor erhaltene Struktur,
  • - Ätzen der zweiten Isolationsschicht (78) zur Erzeugung eines zweiten Kontaktlochs (79) und
  • - Erzeugen von Bitleitungen (80) auf der zweiten Isolations­ schicht (78), wobei die Bitleitungen (80) über die zweiten Kontaktlöcher (79) mit jeweiligen zweiten Störstellengebiet (72) verbunden sind.
15. Verfahren nach Anspruch 14, weiter gekennzeichnet durch fol­ gende Schritte zur Erzeugung der Siliciumsäulen (P):
  • - Erzeugen einer Schicht (52) aus einem ersten Material auf das Halbleitersubstrat (100), wobei sich diese Schicht (52) längs einer Bitleitungsrichtung erstreckt,
  • - Aufbringen einer Schicht (54) aus einem zweiten Material ganzflächig auf die zuvor erhaltene Struktur,
  • - Anbringen eines Maskenmusters auf der Schicht (54) aus dem zweiten Material in Wortleitungsrichtung,
  • - Ätzen der Schicht (54) aus dem zweiten Material und der Schicht (52) aus dem ersten Material,
  • - Ätzen der gesamten Oberfläche der Schicht (54) aus dem zwei­ ten Material, die unter dem Maskenmuster verblieben ist, um Maskenschichtbereiche (I) zu erzeugen und
  • - Ätzen des ersten Halbleitersubstrats (100) unter Verwendung der Maskenschichtbereiche (I) als Ätzmaske, um Siliciumsäulen (P) zu erzeugen, welche in Wortleitungsrichtung eine erste Abmessung und in Bitleitungsrichtung eine zweite Abmessung aufweisen, die schmäler ist als die erste Abmessung.
16. Verfahren nach Anspruch 14 oder 15, weiter dadurch gekenn­ zeichnet, daß das Füllen des Zwischenraums zwischen den Säulen (P) mit einem Isolator folgende Schritte beinhaltet:
  • - Abscheiden eines isolierenden Materials ganzflächig auf die mit den Säulen (P) versehene Struktur zur Bildung eines er­ sten Isolationsfilms (56) derart, daß der Zwischenraum zwi­ schen den Säulen (P) in Wortleitungsrichtung gefüllt wird, während der Zwischenraum zwischen den Säulen (P) in Bitlei­ tungsrichtung nicht gefüllt wird,
  • - Aufbringen eines zweiten Isolationsfilms (58) auf den ersten Isolationsfilm (56) und
  • - Abscheiden eines isolierenden Materials auf dem zweiten Iso­ lationsfilm zur Bildung eines dritten Isolationsfilms (60) derart, daß der Zwischenraum zwischen den Säulen (P) in Bit­ leitungsrichtung vollständig aufgefüllt wird.
17. Verfahren nach einem der Ansprüche 14 bis 16, weiter dadurch gekennzeichnet, daß das Erzeugen der Kondensatoren folgende Schritte beinhaltet:
  • - Erzeugen von Kondensatorspeicherelektroden (62) auf der mit den ersten Kontaktlöchern (61) versehenen, zuvor erhaltenen Struktur unter Strukturierung in einzelne Zelleneinheiten,
  • - Entfernen eines Teils des Isolators durch einen Naßätzprozeß zur Erzeugung eines unterschnittenen Bereiches der Speicher­ elektroden (62) und
  • - Aufeinanderfolgendes Aufbringen eines dielektrischen Films (64) und einer Plattenelektrode (66) ganzflächig auf die Speicherelektrode (62).
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