DE4001872C2 - - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Description
Diese Erfindung bezieht sich auf eine Halbleiterspeicher
einrichtung nach dem Oberbegriff des Patentanspruches 1.
Sie
bezieht sich auch auf ein Verfahren zu deren Herstellung.
Ein IC-Speicher besteht aus einem Speicherzellenfeld, das aus einer
großen Zahl von Speicherelementen und peripheren Ein/Ausgabeschalt
kreisen besteht. In vielen Fällen sind diese Elemente und peripheren
Schaltkreise auf ein und demselben Substrat gebildet.
Fig. 5 stellt ein Blockdiagramm dar, das ein Beispiel eines RAM
(Random Access Memory = Speicher mit wahlfreiem Zugriff) zeigt.
Bezüglich dieser Figur ist eine Mehrzahl von Wortleitungen und eine
Mehrzahl von Bitleitungen sich kreuzend in einem Speicherzellenfeld 1
gebildet. Eine Speicherzelle ist an jedem Kreuzungspunkt zwischen
diesen Wort- und Bitleitungen geschaffen. Die Auswahl einer Speicher
zelle wird erreicht auf der Basis eines Kreuzungspunktes zwischen
einer von einem X-Adreßpufferdekoder 2 ausgewählten Wortleitung
und einer von einem Y-Adreßpufferdekoder 3 ausgewählten Bitleitung.
Daten werden in die ausgewählte Speicherzelle geschrieben oder aus
dieser ausgelesen. Daten-Schreib/Lesebefehle werden durch ein von
einem Schreib/Lesesteuerschaltkreis 4 zur Verfügung gestelltes
Schreib/Lese-(R/W)-Steuersignal erzeugt. Während des Datenschreibens
werden Eingabedaten (Din) in die ausgewählte Speicherzelle über den
R/W-Steuerschaltkreis eingegeben. Während des Datenlesens werden die
in der ausgewählten Speicherzelle gespeicherten Daten von einem
Leseverstärker 5 gelesen, verstärkt und über einen Datenausgabe
puffer 6 als Ausgabedaten (Dout) ausgegeben.
Fig. 6 stellt ein Ersatzschaltbild einer dynamischen Speicherzelle
zur Verdeutlichung der Schreib/Leseoperation für eine Speicherzelle
dar.
Bezüglich dieser Figur umfaßt die dynamische Speicherzelle einen
Satz eines Feldeffekttransistors 7 und eines Kondensators 8. Die
Gateelektrode des Feldeffekttransistors 7 ist mit einer Wortleitung 9
verbunden. Die Source/Drain-Elektrode des mit dem Kondensator 8
verbundenen Feldeffekttransistors 7 ist mit einer Bitleitung 10
verbunden. Während des Datenschreibens wird ein vorgewähltes Poten
tial an die Wortleitung 9 angelegt, so daß der Feldeffekttransistor 7
durchschaltet und die auf die Bitleitung 10 gegebenen Ladungen im
Kondensator 8 gespeichert werden. Während des Datenlesens wird
andererseits ein vorgewähltes Potential an die Wortleitung 9 ange
legt. Der Feldeffekttransistor 7 schaltet daher durch und die im
Kondensator 8 gespeicherten Ladungen werden über die Bitleitung 10
abgenommen.
Die Fig. 7 stellt eine Draufsicht auf eine Halbleiterspeicherein
richtung mit einer Speicherzelle vom Grabentyp dar, und Fig. 8 ist
ein Querschnitt entlang der Achse VIII-VIII in Fig. 7.
Bezüglich dieser Figuren ist ein isolierender Film 12 zur Element-
Element-Isolierung auf der Hauptoberfläche eines Halbleitersub
strates 11 zur Isolierung aktiver Bereiche 21 gebildet. Eine der
Wortleitung 9 entsprechende Gateelektrode 14 ist auf der Hauptober
fläche des Halbleitersubstrates 11, mit einem Gatefilm 13 dazwischen,
geschaffen. Die Gateelektrode 14 ist aus polykristallinem Silizium
gebildet. Source/Drain-Bereiche 17 und 18 sind auf beiden Seiten
der Gateelektrode 14 in der Hauptoberfläche des Halbleitersubstra
tes 11 geschaffen. Ein Graben 15 ist in der Hauptoberfläche des
Halbleitersubstrates gebildet. Es ist eine Speicherelektrode 16 auf
der inneren Wandoberfläche des Grabens 15 gebildet. Die Speicher
elektrode 16 besteht aus einem elektrisch leitenden Bereich, der
durch Einlagern der Störstellenionen und Verteilen dieser in der
inneren Wandoberfläche des Grabens 15 geschaffen ist. Der Speicher
anschluß 16 und die Source/Drain-Bereiche 17 sind miteinander über
eine verbindende Störstellendiffusionsschicht 19, die in der
Hauptoberfläche des Halbleitersubstrates 11 gebildet ist, elektrisch
verbunden.
Ein Kondensatorisolierfilm 20 ist geschaffen, um die innere Wand
oberfläche des Grabens 15 zu bedecken. Ein Ende des Kondensatoriso
lierfilmes 20 ist verlängert, um den Isolierfilm 12 zur Element-
Element-Isolierung zu überdecken. Es ist eine den Kondensatoriso
lierfilm 20 bedeckende Zellenelektrode 20 geschaffen. Die Zellen
elektrode 22 ist teilweise im Graben versenkt.
Ein Zwischenschichtisolierfilm 23 ist auf der gesamten Oberfläche
des Halbleitersubstrates 11 einschließlich der Gateelektrode 14 und
der Zellenelektrode 22 gebildet. Es ist ein Kontaktloch 24 im
Zwischenschichtisolierfilm 23 vorgesehen. Eine Bitleitung 25 ist mit
dem Source/Drain-Bereich 18 über dieses Kontaktloch 24 verbunden.
Bei der oben beschriebenen Halbleiterspeichereinrichtung wird die
Wortleitung 9 ausgewählt und ein vorgewähltes Potential an die
Gateelektrode 14 angelegt, um den Strompfad zwischen den
Source/Drain-Bereichen 17 und 18 leitend zu machen und eine Lese/Schreib
operation auszuführen.
Das Verfahren zum Herstellen der oben beschriebenen Halbleiterspei
chereinrichtung mit einem Kondensator vom Grabentyp wird im folgenden
dargelegt.
Gemäß Fig. 9A wird der Isolierfilm 12 für die
Element-Element-Abtrennung auf der Hauptoberfläche des Halbleitersub
strates 11 geschaffen, um aktive Bereiche auf der Hauptoberfläche
des Halbleitersubstrates 11 voneinander zu isolieren und zu trennen.
Der Gateoxidfilm 13, die Gateelektrode 14 und ein Oxidfilm 26 des
Feldeffekttransistors werden dann auf dem Substrat 11 gebildet.
Diese Filme können durch aufeinanderfolgendes Bilden eines thermi
schen Oxidfilmes, einer polykristallinen Siliziumschicht und eines
CVD-SiO2-Filmes (CVD = Chemical Vapour Deposition) auf dem Substrat
11 und Trockenätzung dieser dünnen Schichten mittels eines Photo
lithographieverfahrens geschaffen werden.
Gemäß Fig. 9B werden dann Störstellenionen 27 vom
N-Typ in einer selbstausrichtenden Weise in die Hauptoberfläche des
Substrates 11 eingebracht. Nun werden erste Störstellendiffusions
bereiche 28 auf beiden Seiten der Gateelektrode 14 auf der Haupt
oberfläche des Halbleitersubstrates 11 geschaffen.
Gemäß Fig. 9C wird dann eine Seitenwand 29 an der
Seite der Gateelektrode 14 gebildet.
In Fig. 9D wird ein Photolack 30 zum Ätzen auf die gesamte Ober
fläche des Halbleitersubstrates 11 aufgebracht. Dem Photolack 30
wird nun mittels eines Photolithographieverfahrens ein Muster
aufgeprägt, um ein Loch mit gewünschter Form über demjenigen
Bereich zu bilden, in dem der Graben geschaffen werden soll. Unter
Verwendung des gemusterten Photolackes als Maske wird die Haupt
oberfläche des Halbleitersubstrates 11 einem selektiven Ätzprozeß
unterworfen, um den Graben 15 in der Hauptoberfläche des Halblei
tersubstrates 11 zu bilden. Dieses selektive Ätzen erfolgt durch
reaktive Ionenätzung unter den Bedingungen für die gewünschte
Ätzselektivität. Der Photolack 30 wird anschließend entfernt.
Gemäß Fig. 9E werden Störstellenionen 27 vom N-Typ in die
innere Wandoberfläche des Grabens 15, einschließlich der Seiten-
und Bodenflächen, durch Schrägionenimplantation eingelagert. Nach
der Ionenimplantation wird eine Wärmebehandlung durchgeführt, um
einen zweiten Störstellendiffusionsbereich 31, der sich an den
ersten Störstellenbereich 28 anschließt, in der inneren Wandober
fläche des Grabens 15 zu schaffen.
In der Fig. 9F wird ein Nitridfilm 32 auf der gesamten Oberfläche
des Halbleitersubstrates 11, einschließlich der inneren Wandober
fläche des Grabens 15 gebildet. Nach thermischer Oxidation des
Nitridfilmes 32 wird ein polykristalliner Siliziumfilm 33 auf der
gesamten Oberfläche des Halbleitersubstrates 11, einschließlich der
inneren Oberfläche des Grabens 15, gebildet. Dann wird eine Photo
lackschicht 34 zum Ätzen auf dem polykristallinen Film 33 geschaffen.
Dem Photolack 34 wird nun eine gewünschte Form aufgeprägt.
Anschließend wird dem Nitridfilm 32 und dem polykristallinen
Siliziumfilm 33 durch selektives Ätzen unter Verwendung dieses
gemusterten Photolackes 34 als Maske ein Muster aufgeprägt. Hier
durch werden ein Kondensatorisolierfilm und eine Zellenelektrode
gebildet.
Gemäß Fig. 9G wird der Zwischenschichtisolier
film 23 durch CVD (Chemical Vapour Deposition) auf der gesamten
Oberfläche des Halbleitersubstrates 11 abgeschieden. Dann wird das
Kontaktloch 24 im Zwischenschichtisolierfilm 23 gebildet und die
Bitleitung 10 wird durch dieses Kontaktloch mit dem ersten Stör
stellendiffusionsbereich 28 verbunden, um die in Fig. 8 gezeigte
Halbleiterspeichereinrichtung zu erzeugen.
Die Speicherkapazität der oben beschriebenen Halbleiterspeicher
einrichtung mit dem Kondensator vom Grabentyp kann erhöht werden,
indem die Tiefe des Grabens 15 (s. Fig. 8) vergrößert wird.
Als alternatives Verfahren zum Erhöhen der Speicherkapazität der
Halbleiterspeichereinrichtung ist in Fachkreisen eine Halbleiter
speichereinrichtung vorgeschlagen worden, die sowohl den Kondensator
vom Grabentyp als auch den Stapelkondensator aufweist.
Die Fig. 10 stellt einen Querschnitt einer Halbleiterspeicherein
richtung dar, die den Kondensator vom Grabentyp und den Stapelkon
densator aufweist, wie in der JP-OS 1 90 868/1987 beschrieben.
Bezüglich dieser Figur ist ein Graben 15 in der Hauptoberfläche
des Halbleitersubstrates 11 gebildet. Ein Source-Bereich 35 und ein
Drain-Bereich 36 sind neben dem Graben 15 in der Nähe der Halbleiter
substratoberfläche geschaffen. Eine Gateelektrode 37 ist zwischen
dem Source-Bereich 35 und dem Drain-Bereich 36 gebildet. Eine
Störstellendiffusionsschicht 38 befindet sich auf der inneren
Wandoberfläche des Grabens 15 und ist mit dem Source-Bereich 35
verbunden. Es ist eine erste elektrisch leitende Schicht 40 über
einem isolierenden Film 39 gebildet, um die innere Oberfläche des
Grabens 15 zu bedecken. Eine zweite elektrisch leitende Schicht 42
ist auf der ersten leitenden Schicht mit einer Isolierschicht 41
dazwischen geschaffen.
Bei der beschriebenen Halbleiterspeichereinrichtung wird der Konden
sator vom Grabentyp vom Source-Bereich 35, der Störstellendiffusions
schicht 38, der ersten elektrisch leitenden Schicht 40, die als
Zellenelektrode wirkt, und dem Isolierfilm 39 gebildet. Auf diesem
Kondensator vom Grabentyp ist der Stapelkondensator gebildet, der
aus der zweiten elektrisch leitenden Schicht 42, dem Isolierfilm 41
und der ersten elektrisch leitenden Schicht 40 besteht. Der Konden
sator vom Grabentyp und der Stapelkondensator sind in Reihe
geschaltet, um die Kapazität der Speicherzelle zu erhöhen. Die Halb
leiterspeichereinrichtung mit sowohl dem Kondensator vom Grabentyp
als auch dem Stapelkondensator ist auch in den JP-OS 2 48 248/1987,
JP-OS 65 559/1985, JP-OS 37 962/1987 und JP-OS 7 153/1987 beschrieben.
Bei der obigen Halbleiterspeichereinrichtung mit dem in Fig. 8
gezeigten Grabenkondensator muß die Tiefe des Grabens 15 vergrößert
werden, um die Kapazität des Kondensators zu erhöhen. Die Vergrö
ßerung der Tiefe des Grabens 15 kann jedoch zu einem Problem bei
der Massenproduktion führen.
Andererseits muß bei der in Fig. 10 gezeigten Halbleiterspeicher
einrichtung mit sowohl dem Grabenkondensator als auch dem Stapel
kondensator der Stapelkondensator auf dem vorher gebildeten
Kondensator vom Grabentyp geschaffen werden, so daß das hohe Maß
an Registrierungsgenauigkeit oder Positionierungsübereinstimmung
zwischen den zwei Typen von Kondensatoren notwendigerweise zu
einem Problem im Hinblick auf den Herstellungsprozeß führt.
Eine Halbleiterspeichereinrichtung der eingangs beschriebenen Art
und ein Herstellungsverfahren der eingangs beschriebenen Art sind
aus der EP 01 76 254 A2 bekannt. Bei dem bekannten Gegenstand
erstreckt sich der leitende Teil von gegenüberliegenden Seiten
der Substratoberfläche von der zweiten Störstellendiffusions
schicht in den Graben hinein. Dabei bleibt der leitende Teil von
der ersten Störstellendiffusionsschicht durch eine Isolierschicht
getrennt. Diese Anordnung erfordert ein aufwendiges Herstellungs
verfahren. Zuerst muß mit einer Maske der Graben selbst gebildet
werden. Nach der Bildung der ersten Störstellendiffusionsschicht
wird die Isolierschicht in den Graben gebracht, dann muß ein Loch
in die Isolierschicht eingebracht werden und das leitende Teil
aufgebracht werden. Danach wird wiederum zwischen den sich in das
Loch erstreckenden Teilen des leitenden Teiles ein Loch geätzt,
woraufhin wieder isolierendes Material eingebracht werden muß und
schließlich die Zellenplattenelektrode eingebracht werden kann.
Dabei ist eine Vielzahl von Masken notwendig, die sorgfältig aus
gerichtet werden müssen.
Bei der oben erwähnten JP-OS 37 962/1987 erstreckt sich ebenfalls das
leitende Teil von der zweiten Störstellendiffusionsschicht in den
Graben hinein. Es ist jedoch keine zweite Störstellendiffusions
schicht vorhanden, sondern das leitende Teil ist von dem Substrat
nur durch eine Isolationsschicht getrennt. Daher wird die Fläche,
die zur Ladungsspeicherung dienen kann, verringert und damit wie
derum die Kapazität des Kondensators beschränkt.
Aus der EP 03 76 685 A1 ist eine Halbleiterspeichereinrichtung
mit einem Halbleitersubstrat und einer Rille bekannt, wobei ein
Transistor vorgesehen ist. Der eine Störstellenbereich des Tran
sistors ist gleichzeitig der Bereich, der den Graben füllt. In
den Graben hinein erstrecken sich zwei durch eine Isolierschicht
getrennte Kondensatorelektroden. Dieses Einbringen der Kondensa
torelektroden hat wiederum den Nachteil, daß viele Verfahrens
schritte zur Herstellung nötig sind.
Daher liegt der Erfindung die Aufgabe zugrunde, eine Halbleiter
speichereinrichtung zu schaffen, die einen Kondensator dem Graben
typ mit erhöhter Speicherkapazität aufweist und einfach herzu
stellen ist. Es ist ebenfalls Aufgabe, dafür ein Herstellungsver
fahren bereitzustellen.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung
der eingangs beschriebenen Art, die durch die kennzeichnenden
Merkmale des Patentanspruches 1 gekennzeichnet ist. Die Aufgabe
wird ebenfalls durch ein Herstellungsverfahren
gelöst, das durch die Merkmale des
Patentanspruches 5 gekennzeichnet ist.
Bevorzugte Weiterbildung der Erfindung sind in den Unteransprü
chen gekennzeichnet.
Die Halbleiterspeichereinrichtung
umfaßt einen ersten Kondensator mit einem auf der inneren
Wand eines Grabens gebildeten elektrisch leitenden Bereich, einem
Kondensatorisolierfilm und der Zellenelektrode, und einen zweiten
Kondensator mit einer am Rand des Grabens gebildeten elektrisch
leitenden Schicht, einem Kondensatorisolierfilm und der Zellenelek
trode. Daher wird die Speicherkapazität der Halbleiterspeicherein
richtung um einen der Speicherkapazität des zweiten Kondensators
entsprechenden Betrag vergrößert. Andererseits wird der Integra
tionsgrad nicht vermindert, da die elektrisch leitende Schicht am
Rand des Grabens gebildet ist.
Beim Verfahren zur Herstellung der Halbleiter
speichereinrichtung wird
unter Verwendung der elektrisch leitenden Schicht
als Maske ein Bereich der Hauptoberfläche des
Halbleitersubstrates in einer selbstausrichtenden Weise geätzt, um
den Graben auf der Hauptoberfläche des Halbleitersubstrates zu
bilden. Daher ist eine Übereinstimmung der Masken mit hoher Genauig
keit zur Bildung des Grabens auf der Hauptoberfläche nicht erforder
lich, und damit kann die Massenproduzierbarkeit der Halbleiter
speichereinrichtung verbessert werden.
Es folgt eine Erläuterung der Erfindung anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 eine Draufsicht auf eine Ausführungsform der Halbleiterspeichereinrichtung
mit einer Speicherzelle mit einem Kondensator vom Graben
typ;
Fig. 2 einen Querschnitt entlang der Achse II-II in Fig. 1;
Fig. 3A-4 Querschnitte einer Ausführungsform des Herstellungsprozesses für eine
Halbleiterspeichereinrichtung;
Fig. 5 ein Blockdiagramm eines herkömmlichen RAM;
Fig. 6 ein Ersatzschaltbild einer dynamischen Speicherzelle zur
Darstellung der Schreib/Leseoperation einer Speicherzelle;
Fig. 7 eine Draufsicht auf eine herkömmliche Halbleiterspeicher
einrichtung mit einem Kondensator vom Grabentyp;
Fig. 8 einen Querschnitt entlang der Achse VIII-VIII in Fig. 7;
Fig. 9A-9G Querschnitte eines Herstellungsprozesses der in Fig. 8
gezeigten Halbleiterspeichereinrichtung; und
Fig. 10 einen Querschnitt einer herkömmlichen Halbleiterspeicher
einrichtung mit sowohl einem Kondensator vom Grabentyp
als auch einem Stapelkondensator.
Gemäß der Fig. 1 und 2 ist ein Isolierfilm 12 zur Element-
Element-Isolation auf der Haupt- oder planaren Oberfläche des Halb
leitersubstrates 11 für die Trennung aktiver Bereiche 21 geschaffen.
Eine einer Wortleitung 9 entsprechende Gateelektrode 14 ist auf der
Hauptoberfläche des Halbleitersubstrates 11 mit einem Gateoxidfilm
13 dazwischen gebildet. Die Gateelektrode 14 besteht z.B. aus poly
kristallinem Silizium. Es sind Source/Drain-Bereiche 17, 18 auf
beiden Seiten der Gateelektrode 14 in der Hauptoberfläche des
Halbleitersubstrates 11 gebildet. Ein Graben 15 ist in der Haupt
oberfläche des Halbleitersubstrates 11 geschaffen. Eine Speicher
elektrode 16 ist auf der inneren Wandoberfläche des Grabens 15 gebildet.
Die Speicherelektrode 16 und der Source/Drain-Bereich 17 sind mit
einander über eine Störstellendiffusionsschicht 19, die in der
Hauptoberfläche des Halbleitersubstrates 11 gebildet ist, verbunden.
Eine elektrisch leitende Schicht 43 ist um den Graben 15 geschaffen.
Die elektrisch leitende Schicht 43 steht in Kontakt mit dem
Source/Drain-Bereich und der verbindenden Störstellendiffusionsschicht 19.
Der äußere Teil 43a der elektrisch leitenden Schicht 43 erstreckt
sich bis an eine Stelle, die über der Gateelektrode 14 und dem
Gateoxidfilm 13 liegt. Das innere Ende 43b der elektrisch leitenden
Schicht 43 befindet sich in der gleichen Ebene wie die innere
Wandoberfläche des Grabens 15. Diese elektrisch leitende Schicht 43
besteht z.B. aus Polysilizium. Ein Kondensatorisolierfilm 20 ist
kontinuierlich gebildet, um die freiliegende Oberfläche der elek
trisch leitenden Schicht 43 und die innere Wandoberfläche des
Grabens 15 zu bedecken. Es ist eine Zellenelektrode 22 geschaffen,
um den Kondensatorisolierfilm 20 zu bedecken. Ein Zwischenschicht
isolierfilm 23 ist auf der gesamten Oberfläche des Halbleitersub
strates 11 gebildet. Es ist ein Kontaktloch 24 im Zwischenschicht
isolierfilm 23 geschaffen und eine Bitleitung 25 ist über dieses
Kontaktloch 24 mit dem Source/Drain-Bereich 18 verbunden.
Bei der beschriebenen Halbleiterspeichereinrichtung bestehen ein
erster Kondensator vom Grabentyp aus der auf der inneren Wandober
fläche des Grabens 15 gebildeten Speicherelektrode 16, dem Konden
satorisolierfilm 20 und der Zellenelektrode 22, und ein zweiter
Kondensator aus der elektrisch leitenden Schicht 43, die am Rand
des Grabens 15 gebildet ist, dem Kondensatorisolierfilm 20 und der
Zellenelektrode 22. Der erste und der zweite Kondensator weisen den
Kondensatorisolierfilm 20 und die Zellenelektrode 22 gemeinsam auf
und sind daher parallel geschaltet.
Im folgenden wird das Herstellungsverfahren für die in Fig. 2
gezeigte Halbleiterspeichereinrichtung erläutert.
In Fig. 3A wird der isolierende Film 12 zur Element-Element-
Isolierung oder -Trennung auf der Hauptoberfläche des Halbleiter
substrates 11 geschaffen, um einen aktiven Bereich vom anderen zu
trennen. Der Gateoxidfilm 13, die Gateelektrode 14 und der Oxidfilm
26 des Feldeffekttransistors werden dann auf dem Halbleitersubstrat
11 durch aufeinanderfolgendes Bilden eines thermischen Oxidfilmes,
eines polykristallinen Siliziumfilmes und eines SiO2-Filmes auf dem
Halbleitersubstrat 11 und Trockenätzen dieser Filme mittels eines
Photolithographieverfahrens geschaffen. Der SiO2-Film wird durch
chemische Dampfabscheidung (chemical vapour deposition = CVD)
erzeugt.
Bezüglich der Fig. 3B werden dann Störstellenionen 27 vom N-Typ in
einer selbstausrichtenden Weise in die Hauptoberfläche des Halblei
tersubstrates 11 eingelagert. Ein erster Störstellendiffusions
bereich 18, 28 wird durch Wärmebehandlung auf einer Seite der Gateelek
trode 14 auf der Hauptoberfläche des Halbleitersubstrates 11
gebildet.
In Fig. 3C wird anschließend eine Seitenwand 29 an der Seite der
Gateelektrode 14 geschaffen. In Fig. 3D wird polykristallines
Silizium auf der Hauptoberfläche des Siliziumsubstrates 11 zum
Erzeugen des elektrisch leitenden Teiles 43 abgeschieden.
Bezüglich der Fig. 3E wird ein Photolack 30 auf der gesamten Ober
fläche gebildet. Dem Photolack 30 wird anschließend eine gewünschte
Form aufgeprägt, um eine Öffnung 44 wenigstens über dem Bereich, in
dem der Kondensator vom Grabentyp geschaffen werden soll, zu bilden.
Anschließend wird das elektrisch leitende Teil 43 unter Verwendung
des Photolackes 30 selektivem Ätzen unterworfen, um eine Öffnung 45
in der elektrisch leitenden Schicht 43 zu bilden. Dieses selektive
Ätzen erfolgt durch reaktive Ionenätzung unter Bedingungen, die für
die gewünschte Ätzselektivität ausgewählt worden sind. Das äußere
Ende der elektrisch leitenden Schicht 43 wird ebenfalls in die
gewünschte Form gebracht. Der Photolack 30 wird nun entfernt.
In Fig. 3F wird ein Ätzphotolack 46 auf der gesamten Oberfläche des
Halbleitersubstrates 11 geschaffen. Dem Photolack 46 wird ein Muster
aufgeprägt, um eine Öffnung 47 einer gewünschten Gestalt über dem
Bereich, in dem der Kondensator vom Grabentyp gebildet werden soll,
zu schaffen. Dem Photoloack 46 wird mittels einer Maske ein Muster
aufgeprägt, eine genaue Maskenausrichtung ist zu diesem Zeitpunkt
jedoch nicht erforderlich. Damit muß die Endfläche der Öffnung 47
nicht mit der Oberfläche der Öffnung 45 zur Deckung gebracht werden.
Da die Maskenausrichtung mit größerer Toleranz erfolgen kann, steigt
die Produktionsausbeute signifikant an.
Das Halbleitersubstrat 11 wird dann in einer selbstausrichtenden
Weise geätzt, um den Graben 15 auf der Hauptoberfläche des Halb
leitersubstrates 11 unter hochselektiven Ätzbedingungen zu bilden,
so daß das Halbleitersubstrat 11 und nicht die elektrisch leitende
Schicht 43 geätzt wird. Da das Ätzen zu diesem Zeitpunkt in einer
selbstausrichtenden Weise erfolgt, werden die Endfläche 43b der
Öffnung der elektrisch leitenden Schicht 43 und die innere Wandober
fläche des Grabens 15 auf demselben Niveau erzeugt. Der Photolack 46
wird dann entfernt.
In Fig. 3G werden Störstellenionen 27 vom N-Typ durch Schrägionen
implantation in die Seitenwand- und Bodenoberflächen des Grabens 15
eingelagert. Nach der Ionenimplantation wird ein zweiter Stör
stellendiffusionsbereich 16 zusätzlich zu dem von dem Graben 15 unterteilten ersten Störstellen
diffusionsbereich 17, 18, 19 durch Wärmebehandlung der Seitenwand- und
Bodenoberfläche des Grabens 15 gebildet.
Gemäß Fig. 3H wird ein Nitridfilm 50 auf der Hauptoberfläche
des Halbleitersubstrates 11 zum Bedecken der freiliegenden Ober
fläche der elektrisch leitenden Schicht 43 und der inneren Ober
fläche des Grabens 15 geschaffen. Dieser Nitridfilm wird dann einer
thermischen Oxidation unterworfen.
In Fig. 3I wird ein polykristalliner Siliziumfilm 48 auf der
gesamten Oberfläche des Halbleitersubstrates 11 gebildet, um den
Nitridfilm 50 zu bedecken. Ein Ätzphotolack 49 wird nun auf der
gesamten Oberfläche des Halbleitersubstrates 11 geschaffen.
Anschließend wird dem Ätzphotolack 49 ein gewünschtes Muster auf
geprägt.
Gemäß Fig. 3I und 3J wird dem polykristallinen Siliziumfilm
48 und dem Nitridfilm 50 ein Muster zum Erzeugen des Kondensator
isolierfilmes 20 und der Zellenelektrode 22 der gewünschten Form
aufgeprägt.
In Fig. 4 wird der Zwischenschichtfilm 23 durch CVD auf der
gesamten Oberfläche des Halbleitersubstrates 11 abgelagert. Zu
diesem Zeitpunkt tritt ein Teil des Zwischenschichtisolierfilmes
23 in das Innere des Grabens 15 ein. Dann wird das Kontaktloch 24
im Zwischenschichtisolierfilm 23 gebildet und die Bitleitung 10
über dieses Kontaktloch 24 mit der ersten Störstellendiffusions
schicht 18 verbunden, um die in Fig. 2 gezeigte Halbleiterspeicher
einrichtung zu vervollständigen.
Bei der obigen Ausführung wird der Kondensatorisolierfilm 20 durch
einen thermisch oxidierten Nitridfilm erzeugt. Bei Verwendung eines
konstanten hochdielektrischen Filmes, wie z.B. eines Ta2O5-Filmes
oder eines Mehrschichtisolierfilmes, der einen Nitridfilm und einen
Ta2O5-Film umfaßt, kann eine Halbleiterspeichereinrichtung mit
einer größeren Kapazität geschaffen werden.
Obwohl die Zellenelektrode 22 derart ausgebildet ist, daß sie sich
entlang der inneren Wandoberfläche des Grabens 15 erstreckt, kann
auch der Graben 15 vollständig mit polykristallinem Silizium gefüllt
sein.
Claims (6)
1. Halbleiterspeichereinrichtung mit:
einem Halbleitersubstrat (11) mit einer Hauptoberfläche und einem in der Hauptoberfläche gebildeten und durch eine Seitenwwandober fläche und eine Bodenoberfläche abgegrenzten Graben (15);
einem Transistor mit einer auf dem Halbleitersubstrat (11) vorge sehenen Gateelektrode (14) und in der Hauptoberfläche des Halblei tersubstrates (11) an gegenüberliegenden Seiten der Gateelektrode (14) gebildeten Source- und Drainbereichen (17, 18);
einer in der Seitenwandoberfläche und der Bodenoberfläche des Gra bens (15) vorgesehenen ersten Störstellendiffusionsschicht (16);
einer in der Hauptoberfläche des Halbleitersubstrates (11) vorge sehenen und mit der ersten Störstellendiffusionsschicht (16) und dem Sourcebereich oder dem Drainbereich (17) elektrisch verbun denen zweiten Störstellendiffusionsschicht (19);
einem auf dem Halbleitersubstrat (11) vorgesehenen, mit der zwei ten Störstellendiffusionsschicht (19) in Kontakt stehenden und eine Öffnung (45) aufweisenden leitenden Teil (43),
wobei ein Kondensatorisolierfilm (20) auf der Seitenwandoberfläche und der Bodenoberfläche des Grabens (15), auf der die Öffnung (45) des leitenden Teiles (43) abgrenzenden Wandoberfläche (43b) und auf dem leitenden Teil (43) gebildet ist; und
einer den Kondensatorisolierfilm (20) bedeckenden Zellplattenelek trode (22);
dadurch gekennzeichnet, daß die die Öffnung (45) begrenzende Wand oberfläche (43b) des leitenden Teiles (43) in einer Ebene mit der Seitenwandoberfläche des Grabens (15) liegt.
einem Halbleitersubstrat (11) mit einer Hauptoberfläche und einem in der Hauptoberfläche gebildeten und durch eine Seitenwwandober fläche und eine Bodenoberfläche abgegrenzten Graben (15);
einem Transistor mit einer auf dem Halbleitersubstrat (11) vorge sehenen Gateelektrode (14) und in der Hauptoberfläche des Halblei tersubstrates (11) an gegenüberliegenden Seiten der Gateelektrode (14) gebildeten Source- und Drainbereichen (17, 18);
einer in der Seitenwandoberfläche und der Bodenoberfläche des Gra bens (15) vorgesehenen ersten Störstellendiffusionsschicht (16);
einer in der Hauptoberfläche des Halbleitersubstrates (11) vorge sehenen und mit der ersten Störstellendiffusionsschicht (16) und dem Sourcebereich oder dem Drainbereich (17) elektrisch verbun denen zweiten Störstellendiffusionsschicht (19);
einem auf dem Halbleitersubstrat (11) vorgesehenen, mit der zwei ten Störstellendiffusionsschicht (19) in Kontakt stehenden und eine Öffnung (45) aufweisenden leitenden Teil (43),
wobei ein Kondensatorisolierfilm (20) auf der Seitenwandoberfläche und der Bodenoberfläche des Grabens (15), auf der die Öffnung (45) des leitenden Teiles (43) abgrenzenden Wandoberfläche (43b) und auf dem leitenden Teil (43) gebildet ist; und
einer den Kondensatorisolierfilm (20) bedeckenden Zellplattenelek trode (22);
dadurch gekennzeichnet, daß die die Öffnung (45) begrenzende Wand oberfläche (43b) des leitenden Teiles (43) in einer Ebene mit der Seitenwandoberfläche des Grabens (15) liegt.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß ein äußeres Ende (43a) des elektrisch leiten
den Teiles (43) sich bis zu einer Position über der Gateelektrode
(14) erstreckt.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, da
durch gekennzeichnet, daß ein Oxidfilm (12) zum Trennen der Ele
mente voneinander auf der Hauptoberfläche des Halbleitersubstrates
(11) gebildet ist, und ein anderes äußeres Ende (43a) des elek
trisch leitenden Teiles (43) sich bis zu einer Position über dem
Oxidfilm (12) erstreckt.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1
bis 3, dadurch gekennzeichnet, daß das elektrisch leitende Teil
(43) aus polykristallinem Silizium besteht.
5. Verfahren zur Herstellung einer Halbleiterspeicherein
richtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch
die Schritte:
Bilden der Gateelektrode (14) auf der Hauptoberfläche des Halblei tersubstrates (11), Bilden der Source- und Drainbereiche (18, 28) auf beiden Seiten der Gateelektrode (14) in der Hauptoberfläche des Halbleitersubstrates (11), Abscheiden einer elektrisch leiten den Schicht (43) auf der Hauptoberfläche des Halbleitersubstrates (11) nach der Bildung der Source- und Drainbereiche (18, 28), Bil den einer Öffnung (45) in der leitenden Schicht (43) wenigstens in einem Teil desjenigen Bereiches, in dem ein Kondensator vom Gra bentyp gebildet werden soll, selektives Ätzen des durch die Bil dung der Öffnung (45) freigelegten Bereiches der Hauptoberfläche des Halbleitersubstrates (11) zum Bilden des Grabens des Kon densators vom Grabentyp, Bilden der ersten Störstellendiffusions schicht (16), Bilden eines Kondensatorisolierfilmes (20) auf der Hauptoberfläche des Halbleitersubstrates (11) zum Bedecken der freiliegenden Oberfläche der elektrisch leitenden Schicht (43) und der inneren Oberfläche des Grabens (15), und Bilden einer Zellen elektrode (22) auf dem Kondensatorisolierfilm (20).
Bilden der Gateelektrode (14) auf der Hauptoberfläche des Halblei tersubstrates (11), Bilden der Source- und Drainbereiche (18, 28) auf beiden Seiten der Gateelektrode (14) in der Hauptoberfläche des Halbleitersubstrates (11), Abscheiden einer elektrisch leiten den Schicht (43) auf der Hauptoberfläche des Halbleitersubstrates (11) nach der Bildung der Source- und Drainbereiche (18, 28), Bil den einer Öffnung (45) in der leitenden Schicht (43) wenigstens in einem Teil desjenigen Bereiches, in dem ein Kondensator vom Gra bentyp gebildet werden soll, selektives Ätzen des durch die Bil dung der Öffnung (45) freigelegten Bereiches der Hauptoberfläche des Halbleitersubstrates (11) zum Bilden des Grabens des Kon densators vom Grabentyp, Bilden der ersten Störstellendiffusions schicht (16), Bilden eines Kondensatorisolierfilmes (20) auf der Hauptoberfläche des Halbleitersubstrates (11) zum Bedecken der freiliegenden Oberfläche der elektrisch leitenden Schicht (43) und der inneren Oberfläche des Grabens (15), und Bilden einer Zellen elektrode (22) auf dem Kondensatorisolierfilm (20).
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß
der Graben (15) des Kondensators vom Grabentyp unter hochselekti
ven Ätzbedingungen gebildet wird, dergestalt, daß das Halbleiter
substrat und nicht die elektrisch leitende Schicht (43) geätzt
wird.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4042501A DE4042501C2 (de) | 1989-05-22 | 1990-01-23 | Halbleiterspeichereinrichtung und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1129252A JPH0770618B2 (ja) | 1989-05-22 | 1989-05-22 | 半導体記憶装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4001872A1 DE4001872A1 (de) | 1990-11-29 |
DE4001872C2 true DE4001872C2 (de) | 1993-09-02 |
Family
ID=15004973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4001872A Granted DE4001872A1 (de) | 1989-05-22 | 1990-01-23 | Halbleiterspeichereinrichtung und verfahren zu deren herstellung |
Country Status (4)
Country | Link |
---|---|
US (1) | US5089868A (de) |
JP (1) | JPH0770618B2 (de) |
KR (1) | KR930007523B1 (de) |
DE (1) | DE4001872A1 (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5225698A (en) * | 1989-08-12 | 1993-07-06 | Samsung Electronics Co., Inc. | Semi-conductor device with stacked trench capacitor |
KR910013554A (ko) * | 1989-12-08 | 1991-08-08 | 김광호 | 반도체 장치 및 그 제조방법 |
US5363327A (en) * | 1993-01-19 | 1994-11-08 | International Business Machines Corporation | Buried-sidewall-strap two transistor one capacitor trench cell |
US5808335A (en) * | 1996-06-13 | 1998-09-15 | Vanguard International Semiconductor Corporation | Reduced mask DRAM process |
US6476435B1 (en) | 1997-09-30 | 2002-11-05 | Micron Technology, Inc. | Self-aligned recessed container cell capacitor |
US20040061990A1 (en) * | 2002-09-26 | 2004-04-01 | Dougherty T. Kirk | Temperature-compensated ferroelectric capacitor device, and its fabrication |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60126861A (ja) * | 1983-12-13 | 1985-07-06 | Fujitsu Ltd | 半導体記憶装置 |
JPS60213053A (ja) * | 1984-04-09 | 1985-10-25 | Oki Electric Ind Co Ltd | 半導体メモリ素子 |
JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
JPS6156444A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置 |
US4914739A (en) * | 1984-10-31 | 1990-04-03 | Texas Instruments, Incorporated | Structure for contacting devices in three dimensional circuitry |
JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Mis型メモリ−セル |
JPS61234067A (ja) * | 1985-04-10 | 1986-10-18 | Oki Electric Ind Co Ltd | 高密度型dramセル |
JPS627153A (ja) * | 1985-07-03 | 1987-01-14 | Hitachi Ltd | 半導体メモリ |
JPS6237962A (ja) * | 1985-08-13 | 1987-02-18 | Matsushita Electronics Corp | 半導体メモリ装置 |
JPS6265559A (ja) * | 1985-09-17 | 1987-03-24 | Toshiba Corp | フアクシミリ通信システム |
JPH0650766B2 (ja) * | 1985-09-27 | 1994-06-29 | 株式会社東芝 | 半導体メモリ装置 |
JPS6284543A (ja) * | 1985-10-08 | 1987-04-18 | Toshiba Corp | 半導体装置の製造方法 |
JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPS62190868A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
JPS62248248A (ja) * | 1986-04-22 | 1987-10-29 | Matsushita Electronics Corp | 半導体記憶装置 |
JPS63146461A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
US4835589A (en) * | 1987-09-28 | 1989-05-30 | Motorola, Inc. | Ram cell having trench sidewall load |
JPH01154551A (ja) * | 1987-12-11 | 1989-06-16 | Oki Electric Ind Co Ltd | 半導体メモリ集積回路装置及びその製造方法 |
JPH02177359A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
JPH0738869B2 (ja) * | 1993-02-18 | 1995-05-01 | 工業技術院長 | 下肢装具の靴底 |
-
1989
- 1989-05-22 JP JP1129252A patent/JPH0770618B2/ja not_active Expired - Fee Related
-
1990
- 1990-01-23 DE DE4001872A patent/DE4001872A1/de active Granted
- 1990-05-14 KR KR1019900006855A patent/KR930007523B1/ko not_active IP Right Cessation
-
1991
- 1991-04-02 US US07/680,010 patent/US5089868A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR900019236A (ko) | 1990-12-24 |
JPH02307262A (ja) | 1990-12-20 |
JPH0770618B2 (ja) | 1995-07-31 |
US5089868A (en) | 1992-02-18 |
KR930007523B1 (ko) | 1993-08-12 |
DE4001872A1 (de) | 1990-11-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8172 | Supplementary division/partition in: |
Ref document number: 4042501 Country of ref document: DE |
|
Q171 | Divided out to: |
Ref document number: 4042501 Country of ref document: DE |
|
AH | Division in |
Ref document number: 4042501 Country of ref document: DE |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
AH | Division in |
Ref document number: 4042501 Country of ref document: DE |
|
8320 | Willingness to grant licences declared (paragraph 23) | ||
8328 | Change in the person/name/address of the agent |
Representative=s name: PRUFER & PARTNER GBR, 81545 MUENCHEN |
|
8339 | Ceased/non-payment of the annual fee |