JPS6284543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6284543A JPS6284543A JP60224107A JP22410785A JPS6284543A JP S6284543 A JPS6284543 A JP S6284543A JP 60224107 A JP60224107 A JP 60224107A JP 22410785 A JP22410785 A JP 22410785A JP S6284543 A JPS6284543 A JP S6284543A
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- groove
- film
- insulating film
- forming
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法にかかり、特に溝状キャ
パシタを有する半導体装置の製造方法に関する。
パシタを有する半導体装置の製造方法に関する。
ＲＡＭ等の半導体装置内にキャパシタを形成する場合、
少ない面積で大容量のキャパシタを得るために溝状（ト
レンチ）キャパシタが採用される。
少ない面積で大容量のキャパシタを得るために溝状（ト
レンチ）キャパシタが採用される。
溝状キャパシタは従来、第２図に示される方法で形成さ
れる。
れる。
まず、例えばＰ型シリコン基板１の表面に素子分離用の
フィールド酸化膜２をシリコン窒化膜を用いる選択酸化
法により形成し、基板１上にキャパシタ形成領域が露出
するようにホトレジストパターン３を形成する。次にフ
ィールド酸化膜２およびホトレジストパターン３をマス
クとして例えばヒ素をイオン注入、拡散することにより
Ｎ−型拡散層４を形成する（第２図（ａ））。
フィールド酸化膜２をシリコン窒化膜を用いる選択酸化
法により形成し、基板１上にキャパシタ形成領域が露出
するようにホトレジストパターン３を形成する。次にフ
ィールド酸化膜２およびホトレジストパターン３をマス
クとして例えばヒ素をイオン注入、拡散することにより
Ｎ−型拡散層４を形成する（第２図（ａ））。
次にホ］・レジストパターン３を除去し、Ｎ−型拡散領
域中の溝形成部が露出するように例えばＣＶＤ酸化膜の
マスク材５を選択的に形成し、これをマスクとして反応
性イオンエツチングを行ない基板１に例えば深さ３μｍ
の満６を形成する。
域中の溝形成部が露出するように例えばＣＶＤ酸化膜の
マスク材５を選択的に形成し、これをマスクとして反応
性イオンエツチングを行ない基板１に例えば深さ３μｍ
の満６を形成する。
マスク材５は反応性イオンエツチングのマスク作用のあ
るものであれば良く、シリコン窒化膜等も使用すること
ができる。マスク材５の表面および溝６の内面にリンシ
リケートガラス（ＰＳＧ）膜７をＭ１積し、加熱による
アニールを行うとＰＳＧｌ！７がＮ型不純物の拡散源と
なってＮ−型拡散層４下の満６の周囲にＮ−型拡散層８
を形成する〈第２図（ｂ））。。
るものであれば良く、シリコン窒化膜等も使用すること
ができる。マスク材５の表面および溝６の内面にリンシ
リケートガラス（ＰＳＧ）膜７をＭ１積し、加熱による
アニールを行うとＰＳＧｌ！７がＮ型不純物の拡散源と
なってＮ−型拡散層４下の満６の周囲にＮ−型拡散層８
を形成する〈第２図（ｂ））。。
次いでＰＳＧ膜７およびマスク材５をエツチング除去し
、熱酸化により基板１表面および溝の内面にキャパシタ
酸化膜９を形成した後、全面に多結晶シリコン膜をＣＶ
Ｄ法により堆積し、不純物をドープさせた後にパターニ
ングしてキャパシタ電極１０を形成する（第２図（Ｃ）
）。
、熱酸化により基板１表面および溝の内面にキャパシタ
酸化膜９を形成した後、全面に多結晶シリコン膜をＣＶ
Ｄ法により堆積し、不純物をドープさせた後にパターニ
ングしてキャパシタ電極１０を形成する（第２図（Ｃ）
）。
このようにして、絶縁膜９を挟んで形成されたＮ−型拡
散層４とキャパシタ電極１ｏとの間で所望の容量が得ら
れる。
散層４とキャパシタ電極１ｏとの間で所望の容量が得ら
れる。
しかしながら、このようにして形成された溝状キャパシ
、夕は面積あたりの８聞に限界がある他、信頼性に問題
がある。
、夕は面積あたりの８聞に限界がある他、信頼性に問題
がある。
すなわち、上述した従来方法では溝６の幅は写真食刻法
により得られるマスク材５の開孔幅によって決定される
。いま、開孔幅の最小寸法を１ＭビットダイナミックＲ
ＡＭおよび２５６にビットスタティックＲＡＭで使用さ
れる１、２μｍ程度とした場合、満６をキャパシタ電極
となる多結晶シリコンで埋めるためには、その膜厚は満
６の幅の１／２以上必要であるため必要膜厚は６００Ｏ
Ａ以上となる。この厚さは従来のキャパシタ電極材料の
厚さである４０００八よりも２００ＯＡも厚く、パター
ニング後のキャパシタ電極１０の端部１０ａにおいては
大きな段差が生じ、この上に配線を形成したときに断線
を生じるおそれがある。
により得られるマスク材５の開孔幅によって決定される
。いま、開孔幅の最小寸法を１ＭビットダイナミックＲ
ＡＭおよび２５６にビットスタティックＲＡＭで使用さ
れる１、２μｍ程度とした場合、満６をキャパシタ電極
となる多結晶シリコンで埋めるためには、その膜厚は満
６の幅の１／２以上必要であるため必要膜厚は６００Ｏ
Ａ以上となる。この厚さは従来のキャパシタ電極材料の
厚さである４０００八よりも２００ＯＡも厚く、パター
ニング後のキャパシタ電極１０の端部１０ａにおいては
大きな段差が生じ、この上に配線を形成したときに断線
を生じるおそれがある。
また、容品を大きくするためには溝を深く形成する必要
があるが、深さが増加するとエツチング後の洗浄および
多結晶シリコンの埋め込み等が困難となる。
があるが、深さが増加するとエツチング後の洗浄および
多結晶シリコンの埋め込み等が困難となる。
さらに、８苗を増加させるために２つの溝を接近させて
キャパシタを形成する構造を採ることも可能であるが、
この構造ではキャパシタの占める平面的な面積が増加す
ると共に、製造工程が複雑化するという問題がある。
キャパシタを形成する構造を採ることも可能であるが、
この構造ではキャパシタの占める平面的な面積が増加す
ると共に、製造工程が複雑化するという問題がある。
本発明はこのような問題点を解決するためなされたもの
で、占有面積を増加させることなく、高信頼性で大容量
の渦状キャパシタを形成することのできる半導体装置の
製造方法を提供することを目的とする。
で、占有面積を増加させることなく、高信頼性で大容量
の渦状キャパシタを形成することのできる半導体装置の
製造方法を提供することを目的とする。
上記目的達成のため、本発明にかかる半導体装置の製造
方法においては、溝状キャパシタ形成領域の半導体基板
の一部を選択的にエツチング除去して溝を形成する工程
と、半導体基板の表面および溝の内面に第１の絶縁膜を
形成する工程と、この第１の絶縁膜の半導体基板内方側
に導電領域を形成する工程と、溝内および半導体基板上
の第１の絶縁膜上に第１の導電性材料を溝幅の１／２よ
りも薄く堆積させ、溝内にそれよりも幅の小さい第２の
溝を形成する工程と、第１の導電性材料の表面に第′２
の絶縁膜を形成する工程と、第２の溝内および第２の絶
縁股上に第２の導電性材料を第２の溝の幅の１／２より
も厚く形成して溝を埋める工程と、第２の導電性材料と
領域とを接続するコンタクト部を形成する工程と、を備
えている。
方法においては、溝状キャパシタ形成領域の半導体基板
の一部を選択的にエツチング除去して溝を形成する工程
と、半導体基板の表面および溝の内面に第１の絶縁膜を
形成する工程と、この第１の絶縁膜の半導体基板内方側
に導電領域を形成する工程と、溝内および半導体基板上
の第１の絶縁膜上に第１の導電性材料を溝幅の１／２よ
りも薄く堆積させ、溝内にそれよりも幅の小さい第２の
溝を形成する工程と、第１の導電性材料の表面に第′２
の絶縁膜を形成する工程と、第２の溝内および第２の絶
縁股上に第２の導電性材料を第２の溝の幅の１／２より
も厚く形成して溝を埋める工程と、第２の導電性材料と
領域とを接続するコンタクト部を形成する工程と、を備
えている。
このような方法により形成された溝状キャパシタは二重
構造により少ない面積で大容量を達成できる。
構造により少ない面積で大容量を達成できる。
以下、本発明の実施例を図面を参照しながら詳述する。
第１図は本発明にかかる半導体装置の製造方法を示す工
程別断面図であって、まず、例えばＰ型シリコン基板２
１の表面に選択酸化法を用いて素子分離用の厚いフィー
ルド酸化膜５０を形成する。
程別断面図であって、まず、例えばＰ型シリコン基板２
１の表面に選択酸化法を用いて素子分離用の厚いフィー
ルド酸化膜５０を形成する。
次にキャパシタ形成領域の基板２１の表面が露出するよ
うにホトレジストパターン（図示せず）を形成し、これ
をマスクとして例えばヒ素をイオン注入することにＮ−
型拡故層２２を形成し、仝休の上に例えばシリコン窒化
ＩＩ（図示せず）を第１のマスク材として厚さ約１５０
０Ａに堆積し、その上に例えばＣＶＯ５化１１（図示せ
ず）を第２のマスク材として約１μｍの厚さで堆積し、
溝形成領域のＣＶＤ酸化膜およびシリコン窒化膜を約１
．２μｍの幅で選択的にエツチングして開口部を形成し
、このＣＶＤＩ化膜およびシリコン窒化膜をエツチング
マスクとしてＲＩＥ法により選択エツチングを行なうと
溝４０が形成される。次にＣＶＯｗ化膜を除去した後に
基板表面および満４０内にＮ型不純物の拡散源となるＰ
ＳＧ膜（図示せず）を堆積させ、加熱によるアニール処
理を行なうとキャパシタ形成領域の基板２１表面および
満４０の周囲にＮ−型拡ｒ！１層２２を形成する。
うにホトレジストパターン（図示せず）を形成し、これ
をマスクとして例えばヒ素をイオン注入することにＮ−
型拡故層２２を形成し、仝休の上に例えばシリコン窒化
ＩＩ（図示せず）を第１のマスク材として厚さ約１５０
０Ａに堆積し、その上に例えばＣＶＯ５化１１（図示せ
ず）を第２のマスク材として約１μｍの厚さで堆積し、
溝形成領域のＣＶＤ酸化膜およびシリコン窒化膜を約１
．２μｍの幅で選択的にエツチングして開口部を形成し
、このＣＶＤＩ化膜およびシリコン窒化膜をエツチング
マスクとしてＲＩＥ法により選択エツチングを行なうと
溝４０が形成される。次にＣＶＯｗ化膜を除去した後に
基板表面および満４０内にＮ型不純物の拡散源となるＰ
ＳＧ膜（図示せず）を堆積させ、加熱によるアニール処
理を行なうとキャパシタ形成領域の基板２１表面および
満４０の周囲にＮ−型拡ｒ！１層２２を形成する。
次にＰＳＧ膜、第１のマスク材としてのシリコン窒化膜
をエツチング除去し、露出した基板２１表面および満４
０の内面にシリコン窒化ｇｆ２５をＣＶＤ法等により堆
積する（第１図（ａ））。
をエツチング除去し、露出した基板２１表面および満４
０の内面にシリコン窒化ｇｆ２５をＣＶＤ法等により堆
積する（第１図（ａ））。
次に全面に多結晶シリコン膜２６を例えば厚さ２０００
人になるようＣＶＤ法等により堆積した後、不純物をド
ープさせて導体化し、ざらに熱酸化を行なって多結晶シ
リコンｇＩ２６の表面にシリコン酸化膜２７を形成する
（第１図（ｂ））。このとぎ満４０内は多結晶シリコン
膜２６１ＦＪ厚が溝幅の１／２よりも薄いため、埋めら
れてはのらず、より小さい溝２８が形成された状態とな
っている。
人になるようＣＶＤ法等により堆積した後、不純物をド
ープさせて導体化し、ざらに熱酸化を行なって多結晶シ
リコンｇＩ２６の表面にシリコン酸化膜２７を形成する
（第１図（ｂ））。このとぎ満４０内は多結晶シリコン
膜２６１ＦＪ厚が溝幅の１／２よりも薄いため、埋めら
れてはのらず、より小さい溝２８が形成された状態とな
っている。
次に全体に多結晶シリコン膜３０を例えば６０００への
厚さで堆積させると溝２８は多結晶シリコンで完全に受
けられる。この多結晶シリコン膜に不純物をドープした
後シリコン酸化膜２７の表面が露出するように反応性イ
オンエツチングを行なうと溝２８内の多結晶シリコン膜
３０の表面はシリコン酸化膜２７の表面と同一高さにな
る。
厚さで堆積させると溝２８は多結晶シリコンで完全に受
けられる。この多結晶シリコン膜に不純物をドープした
後シリコン酸化膜２７の表面が露出するように反応性イ
オンエツチングを行なうと溝２８内の多結晶シリコン膜
３０の表面はシリコン酸化膜２７の表面と同一高さにな
る。
この状態でアンモニア雰囲気中でアニールすると、溝２
８内の多結晶シリコン膜３０の表面にはシリコン窒化膜
２９が形成される（第１図（Ｃ））。
８内の多結晶シリコン膜３０の表面にはシリコン窒化膜
２９が形成される（第１図（Ｃ））。
次に溝部４０以外のキャパシタ形成領域のＮ−型拡散層
２２上に接続部形成のための開口部３３を有するホトレ
ジストパターン３５を形成し、これをマスクとして多結
晶シリコン膜２６およびシリコン窒化膜２７をＲＩＥ法
により選択的に除去し、シリコン窒化膜２５の表面を露
出させる（第１図（ｄ））。
２２上に接続部形成のための開口部３３を有するホトレ
ジストパターン３５を形成し、これをマスクとして多結
晶シリコン膜２６およびシリコン窒化膜２７をＲＩＥ法
により選択的に除去し、シリコン窒化膜２５の表面を露
出させる（第１図（ｄ））。
次にホトレジストパターン３５を除去し、熱酸化を行う
ことにより開口部３２内の多結晶シリコンｉ！２６の側
壁にシリコン酸化１１３７を形成し、ＲＩＥ法によりエ
ツチングレートの差を利用してシリコン窒化膜２９°お
よび開口部３２内のシリコン窒化膜２５を選択的に除去
する。この状態で多結晶シリコン膜３１を厚さ２０００
八に［８％して開口部３２を埋めた後、不純物をドープ
して導体化する（第１図（ｅ））。 ゛ 次にホトレジストパターン３６を全体の上に形成しにこ
れをマスクとして多結晶シリコンｌｉ！３１、シリコン
酸化膜２７、多結晶シリコン膜２６を反応性イオンエツ
チングでエツチングレートの差を利用して選択的に除去
する（第１図（ｆ））。
ことにより開口部３２内の多結晶シリコンｉ！２６の側
壁にシリコン酸化１１３７を形成し、ＲＩＥ法によりエ
ツチングレートの差を利用してシリコン窒化膜２９°お
よび開口部３２内のシリコン窒化膜２５を選択的に除去
する。この状態で多結晶シリコン膜３１を厚さ２０００
八に［８％して開口部３２を埋めた後、不純物をドープ
して導体化する（第１図（ｅ））。 ゛ 次にホトレジストパターン３６を全体の上に形成しにこ
れをマスクとして多結晶シリコンｌｉ！３１、シリコン
酸化膜２７、多結晶シリコン膜２６を反応性イオンエツ
チングでエツチングレートの差を利用して選択的に除去
する（第１図（ｆ））。
次にホトレジストパターン３６を除去し、熱酸化を行な
って多結晶シリコン膜３１の上および側端面並びに多結
晶シリコン膜２６の側端面に熱酸化ｐ３２を形成する（
第１図（Ｑ））。この熱酸化１１Ｉ３２は層間絶縁膜と
して使用され、その上に配線および保護膜等が形成され
、半導体装置が完成する。
って多結晶シリコン膜３１の上および側端面並びに多結
晶シリコン膜２６の側端面に熱酸化ｐ３２を形成する（
第１図（Ｑ））。この熱酸化１１Ｉ３２は層間絶縁膜と
して使用され、その上に配線および保護膜等が形成され
、半導体装置が完成する。
このような方法で形成された溝状キャパシタは溝が二重
構造となっており、写真食刻法の限界である溝幅１．２
μｍのままで平面的な面積を増加させることなく２．５
倍程度の大容量を形成することができる。また、キャパ
シタ電極となる多結晶シリコン躾の溝部上の表面はほぼ
平坦となり、また基板面上の厚さも４０００Ａ以下であ
り小さいことから段差が少なくなってその上に形成され
る配線の断線を減少させることができる。
構造となっており、写真食刻法の限界である溝幅１．２
μｍのままで平面的な面積を増加させることなく２．５
倍程度の大容量を形成することができる。また、キャパ
シタ電極となる多結晶シリコン躾の溝部上の表面はほぼ
平坦となり、また基板面上の厚さも４０００Ａ以下であ
り小さいことから段差が少なくなってその上に形成され
る配線の断線を減少させることができる。
以上の実施例においては第１および第３の絶縁膜として
シリコン窒化膜、第２および第４の絶縁膜としてシリコ
ン酸化膜を用いているが、これらは適宜置き換えること
が可能である。
シリコン窒化膜、第２および第４の絶縁膜としてシリコ
ン酸化膜を用いているが、これらは適宜置き換えること
が可能である。
また、コンタクトの構造によっては第２の多結晶シリコ
ン膜を厚く形成した後基板の導電領域と接続することも
可能である。
ン膜を厚く形成した後基板の導電領域と接続することも
可能である。
以上のように、本発明によれば溝の中に第２の溝を形成
するように第１の導電層を形成した後にその表面に絶縁
膜を形成し、第２の導電層を形成することによって第２
の溝を埋めるようにしており、小面積で大容量のキャパ
シタを形成できる。
するように第１の導電層を形成した後にその表面に絶縁
膜を形成し、第２の導電層を形成することによって第２
の溝を埋めるようにしており、小面積で大容量のキャパ
シタを形成できる。
また基板表面の段差が少なくなることから配線の断線が
生じにくく信頼性が高い半導体装置を得ることができる
。
生じにくく信頼性が高い半導体装置を得ることができる
。
第１図は本発明にかかる半導体装置の製造方法を示す工
程別断面図、第２図は従来の製造方法を示す工程別断面
図である。 ２１・・・半導体基板、２２・・・Ｎ−型拡散層、２５
・・・第１の絶縁膜、２６．３０．３１・・・多結晶シ
リコン膜、２７・・・第２の絶縁膜、２８・・・第２の
溝、２９・・・第３の絶縁膜、３２・・・層間絶縁膜、
３３・・・開口部、３７・・・第４の絶縁膜、４０・・
・溝。 出願人代理人 佐 藤 −雄 第１図 第１図 第２図 手続補正書（放） 昭和、６１年２月σ日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６０年 特許願 第２２４１０７号２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社東芝 ４、代 理 人 （郵便番号１００） 東京都千代田区丸の内三丁目２番３号 電話東京（２１１）２３２１大代表 昭和６１年１月８日 （発送日 昭和６１年１ 月２８日） ６、補正の対象
程別断面図、第２図は従来の製造方法を示す工程別断面
図である。 ２１・・・半導体基板、２２・・・Ｎ−型拡散層、２５
・・・第１の絶縁膜、２６．３０．３１・・・多結晶シ
リコン膜、２７・・・第２の絶縁膜、２８・・・第２の
溝、２９・・・第３の絶縁膜、３２・・・層間絶縁膜、
３３・・・開口部、３７・・・第４の絶縁膜、４０・・
・溝。 出願人代理人 佐 藤 −雄 第１図 第１図 第２図 手続補正書（放） 昭和、６１年２月σ日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６０年 特許願 第２２４１０７号２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社東芝 ４、代 理 人 （郵便番号１００） 東京都千代田区丸の内三丁目２番３号 電話東京（２１１）２３２１大代表 昭和６１年１月８日 （発送日 昭和６１年１ 月２８日） ６、補正の対象
Claims (1)
- 【特許請求の範囲】 １、溝状キャパシタ形成領域の半導体基板の一部を選択
的にエッチング除去して溝を形成する工程と、 前記半導体基板の表面および前記溝の内面に第１の絶縁
膜を形成する工程と、 この第１の絶縁膜の前記半導体基板内方側に導電領域を
形成する工程と、 前記溝内および前記半導体基板上の前記第１の絶縁膜上
に第１の導電性材料を溝幅の１／２よりも薄く堆積させ
、前記溝内にそれよりも幅の小さい第２の溝を形成する
工程と、 前記第１の導電性材料の表面に第２の絶縁膜を形成する
工程と、 前記第２の溝内および前記第２の絶縁膜上に第２の導電
性材料を前記第２の溝の幅の１／２よりも厚く形成して
溝を埋める工程と、 前記第２の導電性材料と前記導電領域とを接続するコン
タクト部を形成する工程と、 を備えた半導体装置の製造方法。 ２、第１の絶縁膜が窒化膜であり、第２の絶縁膜が熱酸
化膜である特許請求の範囲第１項記載の半導体装置の製
造方法。 ３、第１および第２の導電性材料が不純物をドープした
多結晶シリコン層である特許請求の範囲第１項記載の半
導体装置の製造方法。 ４、コンタクト部の形成が、第２の導電性材料で埋めら
れた第２の溝上面を第３の絶縁膜で塞いでおき、前記第
１の導電性材料、第２の絶縁膜を選択的に除去した後、
前記第１の導電性材料の露出した側壁に第４の絶縁膜を
形成し、前記第３の絶縁膜および第１の絶縁膜を選択的
に除去することにより形成するものである特許請求の範
囲第１項記載の半導体装置の製造方法。 ５、第３の絶縁膜がシリコン窒化膜であり、第４の絶縁
膜が熱酸化膜である特許請求の範囲第４項記載の半導体
装置の製造方法。 ６、溝の形成が反応性イオンエッチングにより行われる
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224107A JPS6284543A (ja) | 1985-10-08 | 1985-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224107A JPS6284543A (ja) | 1985-10-08 | 1985-10-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284543A true JPS6284543A (ja) | 1987-04-18 |
Family
ID=16808646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224107A Pending JPS6284543A (ja) | 1985-10-08 | 1985-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0234962A (ja) * | 1988-07-25 | 1990-02-05 | Toshiba Corp | 半導体装置の製造方法 |
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
-
1985
- 1985-10-08 JP JP60224107A patent/JPS6284543A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0234962A (ja) * | 1988-07-25 | 1990-02-05 | Toshiba Corp | 半導体装置の製造方法 |
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
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