JPS6154659A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6154659A JPS6154659A JP59176257A JP17625784A JPS6154659A JP S6154659 A JPS6154659 A JP S6154659A JP 59176257 A JP59176257 A JP 59176257A JP 17625784 A JP17625784 A JP 17625784A JP S6154659 A JPS6154659 A JP S6154659A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関し、特に素子分離
領域とキャパシタの形成工程を改良した半導体装置の製
造方法に係わる。
領域とキャパシタの形成工程を改良した半導体装置の製
造方法に係わる。
近年、半導体集積回路の高集積化の要請から、素子の寸
法を縮小することが種々試みられている。
法を縮小することが種々試みられている。
例えば、ＭＯＳダイナミックＲＡＭにおいて、情報を蓄
えるＭＯＳキャパシタは第２図に示すように半導体基板
１の主面に絶縁膜２を介してキャパシタ電極３を設けた
構造になっている。かかるダイナミックＲＡＭにおいて
、集積度を高めるためにはキャパシタ電極３の面積を小
さくすることが考えられる。しかしながら、キャパシタ
電極３の面積を縮小すると、キャパシタに蓄積される電
荷量が少なくなり、ノイズ等に対するマージンが低下す
る欠点があった。
えるＭＯＳキャパシタは第２図に示すように半導体基板
１の主面に絶縁膜２を介してキャパシタ電極３を設けた
構造になっている。かかるダイナミックＲＡＭにおいて
、集積度を高めるためにはキャパシタ電極３の面積を小
さくすることが考えられる。しかしながら、キャパシタ
電極３の面積を縮小すると、キャパシタに蓄積される電
荷量が少なくなり、ノイズ等に対するマージンが低下す
る欠点があった。
このようなことから、前記絶縁膜の厚さを薄くしてＭＯ
Ｓキャパシタの蓄積電荷量を大きくする方法、或いは絶
縁膜としてＳｉＯ２膜の代わりに誘電率の大きいＳｉ３
Ｎ＋を用いて蓄積電荷量を大きくする方法が行われてい
る。しかしながら、これらの方法はいずれも絶縁膜の耐
圧や膜質（ピンホール等）の点で問題があり、キャパシ
タ電極の面積を縮小するのには限界があった。
Ｓキャパシタの蓄積電荷量を大きくする方法、或いは絶
縁膜としてＳｉＯ２膜の代わりに誘電率の大きいＳｉ３
Ｎ＋を用いて蓄積電荷量を大きくする方法が行われてい
る。しかしながら、これらの方法はいずれも絶縁膜の耐
圧や膜質（ピンホール等）の点で問題があり、キャパシ
タ電極の面積を縮小するのには限界があった。
一方、面積を増大することなく蓄積電荷量を大きくした
ＭＯＳキャパシタとして、以下に示す溝型キャパシタの
製造方法が知られている。
ＭＯＳキャパシタとして、以下に示す溝型キャパシタの
製造方法が知られている。
まず、第３図（ａ）に示すようにシリコン基板１１に例
えば選択酸化法（ＬＯＣＯ８法）により素子分離領域（
フィールド酸化膜）１２を形成する。つづいて、該フィ
ールド酸化膜１２で分離された基板１１の島領域（素子
領域）に図示しないレジストパターン等をマスクとして
反応性イオンエツチング法（ＲＩＥ法）により選択的に
エツチング除去して溝部１３を形成する。ひきつづき、
レジストパターンを除去し、熱酸化処理を施して溝部１
３内面を含むシリコン基板１１主面に酸化膜を形成する
。次いで、前記溝部１３の酸化膜を含む全面にキャパシ
タ電極材料膜を堆積し、該材料膜をパターニングして一
部が前記溝部１３内に埋設されたキャパシタ電極１４を
形成した後、該電極１４をマスクとして前記酸化膜を選
択的にエツチングしてキャパシタ用酸化膜１５を形成し
てＭＯＳキャパシタを基板１１の素子領域に作製する（
同図（ｂ）図示）。こうしたＭＯＳキャパシタにおいて
、溝部１３の深さや形状を調整することによって、その
容量を任意に選定できる。
えば選択酸化法（ＬＯＣＯ８法）により素子分離領域（
フィールド酸化膜）１２を形成する。つづいて、該フィ
ールド酸化膜１２で分離された基板１１の島領域（素子
領域）に図示しないレジストパターン等をマスクとして
反応性イオンエツチング法（ＲＩＥ法）により選択的に
エツチング除去して溝部１３を形成する。ひきつづき、
レジストパターンを除去し、熱酸化処理を施して溝部１
３内面を含むシリコン基板１１主面に酸化膜を形成する
。次いで、前記溝部１３の酸化膜を含む全面にキャパシ
タ電極材料膜を堆積し、該材料膜をパターニングして一
部が前記溝部１３内に埋設されたキャパシタ電極１４を
形成した後、該電極１４をマスクとして前記酸化膜を選
択的にエツチングしてキャパシタ用酸化膜１５を形成し
てＭＯＳキャパシタを基板１１の素子領域に作製する（
同図（ｂ）図示）。こうしたＭＯＳキャパシタにおいて
、溝部１３の深さや形状を調整することによって、その
容量を任意に選定できる。
しかしながら、上述した方法にあっては溝型ＭｏＳキャ
パシタの高密度化に伴って隣接するキャパシタ間に干渉
リーク電流が発生する。これは、隣接するキャパシタの
溝部での反転層が支配的となり、フィールド酸化膜直下
を流れるリーク電流と、基板内を流れるパンチスルー電
流とにより生じる。パンチスルー電流は、溝部と溝部と
の間の距離（ＷＦ）と基板の不純物濃度に大きく依存す
る。例えば、基板が１００−ｃｍの時には、前記距離は
約３μｍ必要となり、高密度化の妨げとなる。
パシタの高密度化に伴って隣接するキャパシタ間に干渉
リーク電流が発生する。これは、隣接するキャパシタの
溝部での反転層が支配的となり、フィールド酸化膜直下
を流れるリーク電流と、基板内を流れるパンチスルー電
流とにより生じる。パンチスルー電流は、溝部と溝部と
の間の距離（ＷＦ）と基板の不純物濃度に大きく依存す
る。例えば、基板が１００−ｃｍの時には、前記距離は
約３μｍ必要となり、高密度化の妨げとなる。
〔発明の目的〕 ゛
本発明は、簡単な工程で微細化された大容量ＭＯＳキャ
パシタを形成でき、しかも隣接するキャパシタ間の干渉
リークの発生を防止できる高性能、高集積度、かつ高信
頼性の半導体装置の製造方法を提供しようとするもので
ある。
パシタを形成でき、しかも隣接するキャパシタ間の干渉
リークの発生を防止できる高性能、高集積度、かつ高信
頼性の半導体装置の製造方法を提供しようとするもので
ある。
本発明は、一導電型の半導体基板上に被膜パターンを選
択的に形成する工程と、こ゛の被膜パターンをマスクと
して前記基板を選択的にエツチングして複数の溝部を形
成する工程と、これら溝部を含む全面に被膜を形成する
工程と、この被膜を前記溝部の素子分離領域となるべき
部分に残存させて素子分離領域を形成する工程と、残存
被膜の存在しない前記溝部内面に絶縁薄膜を形成する工
程と、この絶縁薄膜が形成された溝部内に少なくとも一
部が埋設するようにキャパシタ用電極を形成してキャパ
シタを作製する工程とを具備したことを特徴とするもの
である。かかる本発明方法によれば、既述した如く簡単
な工程で微細化された大容量ＭＯＳキャパシタを形成で
き、しかも隣接するキャパシタ間の干渉リークの発生を
防止できる高性能、高集積度、かつ高信頼性の半導体装
置を得ることができる。
択的に形成する工程と、こ゛の被膜パターンをマスクと
して前記基板を選択的にエツチングして複数の溝部を形
成する工程と、これら溝部を含む全面に被膜を形成する
工程と、この被膜を前記溝部の素子分離領域となるべき
部分に残存させて素子分離領域を形成する工程と、残存
被膜の存在しない前記溝部内面に絶縁薄膜を形成する工
程と、この絶縁薄膜が形成された溝部内に少なくとも一
部が埋設するようにキャパシタ用電極を形成してキャパ
シタを作製する工程とを具備したことを特徴とするもの
である。かかる本発明方法によれば、既述した如く簡単
な工程で微細化された大容量ＭＯＳキャパシタを形成で
き、しかも隣接するキャパシタ間の干渉リークの発生を
防止できる高性能、高集積度、かつ高信頼性の半導体装
置を得ることができる。
〔発明の実施例〕
以下、本発明の実施例を第１図（ａ）〜（ｈ）を参照し
て詳細に説明する。
て詳細に説明する。
まず、結晶方位（’１００）のｐ型シリコン基板１０１
上に、例えば厚さ５０００人熱酸化膜１０２を形成した
後、該熱酸化膜１０２上に写真蝕刻法により素子分離領
域予定部及びキャパシタ予定部が開孔されたレジストパ
ターン１０３を形成したく第１（ａ）図示）。つづいて
、前記レジストパターン１０３をマスクとして熱酸化膜
１０２を６一 ＲＩＥ法により選択的にエツチングして酸化膜パターン
１０４を形成した後、該レジストパターン１０３を除去
した。この後、酸化膜パターン１０４をマスクとしてＲ
ＩＥ法により露出する基板１０１部分をエツチングして
、例えば深さ１μｍの断面が逆台形状の溝部１０５１〜
１０５３を形成した（同図（ｂ）図示）。
上に、例えば厚さ５０００人熱酸化膜１０２を形成した
後、該熱酸化膜１０２上に写真蝕刻法により素子分離領
域予定部及びキャパシタ予定部が開孔されたレジストパ
ターン１０３を形成したく第１（ａ）図示）。つづいて
、前記レジストパターン１０３をマスクとして熱酸化膜
１０２を６一 ＲＩＥ法により選択的にエツチングして酸化膜パターン
１０４を形成した後、該レジストパターン１０３を除去
した。この後、酸化膜パターン１０４をマスクとしてＲ
ＩＥ法により露出する基板１０１部分をエツチングして
、例えば深さ１μｍの断面が逆台形状の溝部１０５１〜
１０５３を形成した（同図（ｂ）図示）。
次いで、前記酸化膜パターン１０４をマスクとしてｎ型
不純物、例えばボロンを加速電圧８０ｋｅＶ１ドーズ１
ｉ３Ｘ １０” ａｔｒ４の条件で前記溝部１０５１〜
１０５３内面の基板１０１にイオン注入してｎ型層１０
６を形成した。つづいて、酸化膜パターン１０４を除去
した後、溝部１０５１〜１０５３を含む全面に例えば厚
さ１．２μｍのＣＶＤ−８ｉ０２膜１０７を堆積したく
同図（Ｃ）図示）。つづいて、全面にレジスト膜を塗布
した後、ＲＩＥ法によりレジスト膜をエツチングして前
記溝部１０５１〜１０５３に対応する前記ＣＶＤ−８ｉ
Ｏ２膜１０７の凹部にレジスト膜１０８を残存させた（
同図（ｄ）図示）。ひきつづき、Ｒ，ＩＥ法により残存
レジスト膜１０８及びＣＶＤ−８ｉ０２１１１１０７を
同時に基板１０１が露出するまでエツチングして溝部１
０５１〜１０５３内にＣＶＤ−８ｉ０２膜１０９１〜１
０９３を残存、埋設した（同図（ｅ）図示）。
不純物、例えばボロンを加速電圧８０ｋｅＶ１ドーズ１
ｉ３Ｘ １０” ａｔｒ４の条件で前記溝部１０５１〜
１０５３内面の基板１０１にイオン注入してｎ型層１０
６を形成した。つづいて、酸化膜パターン１０４を除去
した後、溝部１０５１〜１０５３を含む全面に例えば厚
さ１．２μｍのＣＶＤ−８ｉ０２膜１０７を堆積したく
同図（Ｃ）図示）。つづいて、全面にレジスト膜を塗布
した後、ＲＩＥ法によりレジスト膜をエツチングして前
記溝部１０５１〜１０５３に対応する前記ＣＶＤ−８ｉ
Ｏ２膜１０７の凹部にレジスト膜１０８を残存させた（
同図（ｄ）図示）。ひきつづき、Ｒ，ＩＥ法により残存
レジスト膜１０８及びＣＶＤ−８ｉ０２１１１１０７を
同時に基板１０１が露出するまでエツチングして溝部１
０５１〜１０５３内にＣＶＤ−８ｉ０２膜１０９１〜１
０９３を残存、埋設した（同図（ｅ）図示）。
次いで、写真蝕刻法により前記溝部１０５１．１０５３
内の残存ＣＶＤ−８ｉ０２膜１０９１．１０９３を除く
領域を覆うレジストパターン１１０を形成した（同図（
ｆ）図示）。つづいて、レジストパターン１１０をマス
クとして露出する残存ＣＶＤ−８ｉ０２膜 １０９ｔ
、１０９３をＮＨ４Ｆ液で除去した後、レジストパター
ン１１０をマスクとしてｎ型不純物、例えば砒素を加速
電圧８０ｋｅＶ、ドーズ量１Ｘ１０”ｚ’の条件で露出
する溝部１０５１．１０５ａ内面の基板１０１にイオン
注入してｎ型層１１１を形成した（同図（Ｇ）図示）。
内の残存ＣＶＤ−８ｉ０２膜１０９１．１０９３を除く
領域を覆うレジストパターン１１０を形成した（同図（
ｆ）図示）。つづいて、レジストパターン１１０をマス
クとして露出する残存ＣＶＤ−８ｉ０２膜 １０９ｔ
、１０９３をＮＨ４Ｆ液で除去した後、レジストパター
ン１１０をマスクとしてｎ型不純物、例えば砒素を加速
電圧８０ｋｅＶ、ドーズ量１Ｘ１０”ｚ’の条件で露出
する溝部１０５１．１０５ａ内面の基板１０１にイオン
注入してｎ型層１１１を形成した（同図（Ｇ）図示）。
なお、この工程により溝部１０５２及び該溝部１０５２
内に除去されずに残ったＣＶＤ−８ｉ０２膜１０９２に
より素子分離領域１１２が形成される。
内に除去されずに残ったＣＶＤ−８ｉ０２膜１０９２に
より素子分離領域１１２が形成される。
次いで、熱酸化処理を施して溝部１０５工、１０５３内
を含む全面に、例えば厚さ１５０人の酸化膜を形成した
後、電極材料膜としての多結晶シリコン膜を酸化膜が形
成された溝部１０５１．１０５３を含む全面に堆積した
。つづいて、前記多結晶シリコン膜をパターニングして
キャパシタ電極１１３を形成した後、該電極１１３をマ
スクとして酸化膜を選択的にエツチングしてキャパシタ
用酸化膜１１４を形成した（同図（ｈ）図示）。
を含む全面に、例えば厚さ１５０人の酸化膜を形成した
後、電極材料膜としての多結晶シリコン膜を酸化膜が形
成された溝部１０５１．１０５３を含む全面に堆積した
。つづいて、前記多結晶シリコン膜をパターニングして
キャパシタ電極１１３を形成した後、該電極１１３をマ
スクとして酸化膜を選択的にエツチングしてキャパシタ
用酸化膜１１４を形成した（同図（ｈ）図示）。
こうした工程により溝部 １０５１にｎ型層１１１１、
キャパシタ電極１１３及びキャパシタ用酸化膜１１４か
らなる ＭＯＳキャパシタ１１５１が形成される。また
、溝部１０５３にｎ型層１１１３ 、キャパシタ電極１
１３及びキャパシタ用酸化膜１１４からなるＭＯＳキャ
パシタ１１５２が形成される。この後、図示しないが、
′通常の工程に従ってＭＯＳダイナミックＲＡＭを製
造した。
キャパシタ電極１１３及びキャパシタ用酸化膜１１４か
らなる ＭＯＳキャパシタ１１５１が形成される。また
、溝部１０５３にｎ型層１１１３ 、キャパシタ電極１
１３及びキャパシタ用酸化膜１１４からなるＭＯＳキャ
パシタ１１５２が形成される。この後、図示しないが、
′通常の工程に従ってＭＯＳダイナミックＲＡＭを製
造した。
しかして、本発明によれば第１図（ｈ）に示すようにＭ
ＯＳキャパシタ１１５１．１１５２間はそれらのキャパ
シタを構成する溝部１０５１．１０５３と同深さの素子
分離領域１１２で分離されているため、隣接する前記Ｍ
ＯＳキャパシタ１１５ｓ、１１５２間での干渉リーク電
流の発生を防止できる。その結果、ＭＯＳキャパシタ１
１５１．１１５２間の距離を縮小でき、高密度のダイナ
ミックＲＡＭを簡単な工程により得ることができる。ま
た、ＭＯＳキャパシタとなる溝部１０５１．１０５３と
素子分離領域となる溝部１０５２を同時に形成できるた
め、マスク合せ余裕を解消でき、一層の高密度化が可能
となる。
ＯＳキャパシタ１１５１．１１５２間はそれらのキャパ
シタを構成する溝部１０５１．１０５３と同深さの素子
分離領域１１２で分離されているため、隣接する前記Ｍ
ＯＳキャパシタ１１５ｓ、１１５２間での干渉リーク電
流の発生を防止できる。その結果、ＭＯＳキャパシタ１
１５１．１１５２間の距離を縮小でき、高密度のダイナ
ミックＲＡＭを簡単な工程により得ることができる。ま
た、ＭＯＳキャパシタとなる溝部１０５１．１０５３と
素子分離領域となる溝部１０５２を同時に形成できるた
め、マスク合せ余裕を解消でき、一層の高密度化が可能
となる。
なお、上記実施例ではパターンとなる被膜として、熱酸
化膜を用いたが、これに変えて熱酸化膜と他の膜（例え
ば多結晶シリコン膜、３ｔ３Ｎ４膜等）との複合膜、Ｃ
ＶＤ−８ｉ０２膜等を使用してもよい。
化膜を用いたが、これに変えて熱酸化膜と他の膜（例え
ば多結晶シリコン膜、３ｔ３Ｎ４膜等）との複合膜、Ｃ
ＶＤ−８ｉ０２膜等を使用してもよい。
上記実施例では、半導体基板に断面逆台形状の溝部を形
成したが、基板の主面に対して垂直な溝部を形成しても
よい。
成したが、基板の主面に対して垂直な溝部を形成しても
よい。
上記実施例では、被膜としてＣＶＤ−８ｉ０２膜を用い
たが、この代わりに熱酸化膜、熱酸化膜と多結晶シリコ
ン膜との複合膜等を使用してもよい。
たが、この代わりに熱酸化膜、熱酸化膜と多結晶シリコ
ン膜との複合膜等を使用してもよい。
上記実施例では、絶縁薄膜として熱酸化膜を用いたが、
この代わりに熱酸化膜と３ｉ３Ｎ＋膜と熱酸化膜との三
層構造膜を使用してもよい。
この代わりに熱酸化膜と３ｉ３Ｎ＋膜と熱酸化膜との三
層構造膜を使用してもよい。
以上詳述した如く、本発明によれば簡単な工程で微細化
された大容量ＭＯＳキャパシタを形成でき、しかも隣接
するキャパシタ間の干渉リークの発生を防止できる高性
能、高集積度、かつ高信頼性のＭＯＳダイナミックＲＡ
Ｍ等の半導体装置を製造し得る方法を提供できる。
された大容量ＭＯＳキャパシタを形成でき、しかも隣接
するキャパシタ間の干渉リークの発生を防止できる高性
能、高集積度、かつ高信頼性のＭＯＳダイナミックＲＡ
Ｍ等の半導体装置を製造し得る方法を提供できる。
第１図（ａ）〜（ｈ）は本発明の実施例におけるＭＯＳ
ダイナミックＲＡＭ製造工程を示す断面図、第２図は従
来のＭＯＳキャパシタを示す断面図、第３図（ａ）、（
ｂ）は溝型キャパシタの製造工程を示す断面図である。 １０１・・・ｐ型シリコン基板、１０４・・・熱酸化膜
パターン、１０５１〜１０５３・・・溝部、１０６・・
・ｐ型層、１０７・・・ＣＶＤ−８＋０２膜、１０９１
〜１０９３・・・残存ＣＶＤ−８ｉ０２膜、１１１・・
・ｎ型層、１１２・・・素子分離領域、１１３・・・キ
ャパシタ電極、１１４・・・キャパシタ用酸化膜、１１
５１．１１５２・・・ＭＯＳキャパシタ。 出願人代理人 弁理士 鈴江武彦 口 Ｉ′ＩｊＤ 区 −区 Ｎ （’
Ｑ慨 塚 弓 ？
ダイナミックＲＡＭ製造工程を示す断面図、第２図は従
来のＭＯＳキャパシタを示す断面図、第３図（ａ）、（
ｂ）は溝型キャパシタの製造工程を示す断面図である。 １０１・・・ｐ型シリコン基板、１０４・・・熱酸化膜
パターン、１０５１〜１０５３・・・溝部、１０６・・
・ｐ型層、１０７・・・ＣＶＤ−８＋０２膜、１０９１
〜１０９３・・・残存ＣＶＤ−８ｉ０２膜、１１１・・
・ｎ型層、１１２・・・素子分離領域、１１３・・・キ
ャパシタ電極、１１４・・・キャパシタ用酸化膜、１１
５１．１１５２・・・ＭＯＳキャパシタ。 出願人代理人 弁理士 鈴江武彦 口 Ｉ′ＩｊＤ 区 −区 Ｎ （’
Ｑ慨 塚 弓 ？
Claims (4)
- （１）一導電型の半導体基板上に被膜パターンを選択的
に形成する工程と、この被膜パターンをマスクとして前
記基板を選択的にエッチングして複数の溝部を形成する
工程と、これら溝部を含む全面に被膜を形成する工程と
、この被膜を前記溝部の素子分離領域となるべき部分に
残存させて素子分離領域を形成する工程と、残存被膜の
存在しない前記溝部内面に絶縁薄膜を形成する工程と、
この絶縁薄膜が形成された溝部内に少なくとも一部が埋
設するようにキャパシタ用電極を形成してキャパシタを
作製する工程とを具備したことを特徴とする半導体装置
の製造方法。 - （２）素子分離領域とキャパシタの溝部が互いに同一レ
ベルであることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - （３）溝部を含む基板全面に被膜を形成するに際し、溝
部に基板と同一導電型の不純物をドーピングすることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 - （４）キャパシタとなる溝部内面に絶縁薄膜を形成する
に際し、予め該溝部に基板と反対導電型の不純物をドー
ピングすることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176257A JPS6154659A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176257A JPS6154659A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154659A true JPS6154659A (ja) | 1986-03-18 |
Family
ID=16010401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176257A Pending JPS6154659A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282457A (ja) * | 1986-03-19 | 1987-12-08 | テキサス インスツルメンツ インコ−ポレイテツド | 溝型コンデンサーを有する集積回路 |
-
1984
- 1984-08-24 JP JP59176257A patent/JPS6154659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282457A (ja) * | 1986-03-19 | 1987-12-08 | テキサス インスツルメンツ インコ−ポレイテツド | 溝型コンデンサーを有する集積回路 |
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