KR100281546B1 - 반도체 장치의 전하저장전극 형성을 위한 산화막 패턴 형성 방법 - Google Patents

Abstract

본 발명은 종래의 HSG 에치백 후에 PSG(CVD 산화막)에치백하는 공정을 HSG 필름 두께의 1/2정도를 산화(Oxidation)시키고, 상기 다결정 실리콘 산화막(Poly Oxide)과 아래층 CVD 산화막(Under Layer CVD Oxide)를 동시에 산화막 에치백(Oxide Etch Back)하는 공정으로 대체한 전하 저장 전극 제조 방법에 관한 것으로 반도체 기판(E) 상부에 in-situ 공정으로 인을 주입한 다결정 실리콘 박막(A)을 증착하는 제1단계, 상기 제1단계 후에 상기 다결정 실리콘 박막(A) 상부에 TEOS 나 PSG중 어느 하나의 CVD산화막(B)을 증착하는 제2단계, 상기 제2단계 후에 상기 CVD산화막(B) 상부에 반구형 다결정 실리콘(HSG)(C)을 증착하는 제3단계, 상기 제3단계후에 상기 HSG(C)의 일부분이 남도록(C1) 산화(D)시키는 제4단계, 상기 제4단계 후에 상기 산화된 D층과 아래층의 CVD 산호막층을 동시에 건식 식각하는 제5단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 장치의 전하저장전극 형성을 위한 산화막 패턴 형성 방법

제1도는 본 발명의 일실시예에 따른 전하저장전극 형성을 위한 산화막 패턴 형성 공정도.

〈도면의 주요부분에 대한 부호의 설명〉

A : 제1 폴리실리콘막 B : CVD(chemical vapor deposition) 산화막

B1 : CVD 산화막 패턴 C : 반구형 제2 폴리실리콘막

C1 : 산화후 잔류하는 반구형 제2 폴리실리콘막

C2 : 제1 산화막 식각시 마스크로서 역할하는 반구형 제2 폴리실리콘막

D : 폴리실리콘 산화막 E : 반도체 기판

본 발명은 반도체 장치의 커패시터 형성시, 커패시터의 용량을 증가시킬 수 있는 반도체 장치의 전하저장전극 형성을 위한 산화막 패턴 형성 방법에 관한 것이다.

일반적으로 메모리 칩(Memory Chip)으로 많이 사용되고 있는 DRAM 셀은 한개의 커패시터와 한개의 트랜지스터로 구성되어 있으며, 커패시터의 전하저장전극은 불순물이 주입된 폴리실리콘으로 형성하고 있다. 고집적화로 인하여 셀 크기(Cell Size)가 감소함에 따라 셀 동작에 필요한 적정 커패시터 용량을 확보하기 위하여 표면적을 증대시키거나 고유전율의 박막을 사용해야 한다.

종래의 전하저장전극 제조 방법을 상세히 설명한다.

종래의 메이제(Maze)구조 형성 공정은 반도체 기판 상에 인시츄(in-situ) 공정으로 불순물이 주입된 제1 폴리실리콘막(in-situ Doped Poly-crystal Silicon) 증착, PSG막(Phospho-Silicate Glass)(CVD 산화막) 증착, 반구형 폴리실리콘막(이하 HSG막이라 함)증착, 기 증착된 HSG막 두께의 1/2이 남도록 HSG막 에치백(Etch Back), CVD 산화막 에치백, 인시츄 공정으로 불순물이 주입된 제2 폴리실리콘막 증착, 마스크 공정, 제2 폴리실리콘막 에치, CVD 산화막 습식식각(Wet Dip), 제1 폴리실리콘막 에치, 포토레지스트 제거(Photoresist Strip) 순으로 진행된다.

상기 종래와 같은 전하저장전극 제조 방법은 HSG 에치백 공정진행시 1000~15000Å 두께의 HSG막을 1/2만 에치백하고 나머지 반을 남기는데, 에치백 공정 특성상 웨이퍼 내부(Within Wafer)나 웨이퍼간 (Wafer to Wafer)에서의 균등성(Uniformity) 및 신뢰성(Reliability)에 문제점이 있었다.

상기 문제점을 해결하기 위한 본 발명은 종래의 HSG 에치백 공정과 PSG(CVD 산화막) 에치백 공정을 실시하기 전에, HSG막 두께의 1/2 정도를 산화(oxidation)시켜 폴리실리콘 산화막을 형성하고, 폴리실리콘막 산화막과 그 하부의 CVD 산화막(Under Layer CVD oxide)을 동시에 산화막 에치백(Oxide Etch Back)하는 과정으로 이루어지는, 전하저장전극 형성을 위한 산화막 패턴 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 불순물이 도핑된 제1 폴리실리콘막을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 산화막을 형성하는 제2 단계; 그 표면의 형상이 반구형인 제2 폴리실리콘막을 상기 산화막 상에 형성하는 제3 단계; 상기 제2 폴리실리콘막의 일부를 산화시켜 상기 제2 폴리실리콘막 표면에 폴리실리콘 산화막을 형성하는 제4 단계; 및 상기 폴리 실리콘 산화막을 건식식각으로 제거하면서, 상기 폴리실리콘 산화막 하부의 제2 폴리실리콘막을 식각마스크로 이용하여 상기 제1 폴리실리콘막이 노출될 때까지 상기 산화막을 식각해서 기둥 형상을 갖는 다수의 산화막 패턴을 형성하는 제5 단계를 포함하는 전하저장전극 형성을 위한 산화막 패턴 형성 방법을 제공한다.

이하, 첨부된 도면을 참조하여 실시예를 상세히 설명한다.

제 1 도는 본 발명의 일실시예에 따른 전하저장전극 제조 공정도이다.

먼저, 제 1 도(a)는 반도체 기판(E) 상에 인시츄 공정으로 불순물 예를 들면 인이 주입된 2000Å~5000Å의 두께의 폴리실리콘막(A)을 증착한 상태의 단면도이다.

제 1 도(b)는 상기 폴리실리콘막(A) 상부에 TEOS(Tetraethyl orthosilicate) 또는 PSG(phosphosilicate glass)와 같은 CVD 산화막(B)을 1000Å~2500Å의 두께로 증착한 상태의 단면도이다.

제 1 도(C)는 상기 CVD 산화막(B) 상부에 반구형 다결정실리콘(HSG, C)을 1000~1500Å의 두께로 증착한 상태의 단면도이다.

제 1 도(d)는 상기 반구형 폴리실리콘막(C) 중 두께의 1/2 정도인 500~800Å의 두께를 산화시켜 폴리실리콘 산화막(D)을 형성한 상태를 보이고 있다. 도면부호 'C1'은 산화되지 않고 잔류하는 반구형 폴리실리콘막을 나타낸다.

제 1 도(e)는 상기 폴리실리콘 산화막(D)을 건식식각으로 제거하면서, 반구형 폴리실리콘막을 마스크로 하여 그 하부의 CVD 산화막(B)을 식각해서 CVD 산화막 패턴(B1)을 형성한 것을 나타내는 단면도이다. 도면부호 'C2'는 CVD 산화막 식각시 마스크로서 역할하는 반구형 제2 폴리실리콘막을 보이고 있다.

제 1 도(f)는 완료된 공정 후에 상태를 SEM으로 측정한 평면사진이다.

이후, 인시츄 공정으로 불순물이 주입된 제2 폴리실리콘막 증착, 마스크 공정, 제2 폴리실리콘막 에치, CVD 산화막 습식식각(Wet Dip), 제1 폴리실리콘막 에치, 포토레지스트 제거(Photoresist Strip) 등의 후속 공정을 진행한다.

상기와 같이 이루어지는 본 발명은 웨이퍼 내부의 균등성을 개선시키고 웨이퍼들간에 대한 안정한 재현성을 확보하고 공정을 단순화시키는 효과가 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (3)

1. 전하저장전극 형성을 위한 산화막 패턴 형성 방법에 있어서, 반도체 기판 상부에 불순물이 도핑된 제 1 폴리실리콘막을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 산화막을 형성하는 제2 단계; 그 표면의 형상이 반구형인 제2 폴리실리콘막을 상기 산화막 상에 형성하는 제3 단계; 상기 제2 폴리실리콘막의 일부를 산화시켜 상기 제2 폴리실리콘막 표면에 폴리실리콘 산화막을 형성하는 제4 단계; 및 상기 폴리실리콘 산화막을 건식식각으로 제거하면서, 상기 폴리실리콘 산화막 하부의 제2 폴리실리콘막을 식각마스크로 이용하여 상기 제1 폴리실리콘막이 노출될 때까지 상기 산화막을 식각해서 기둥 형상을 갖는 다수의 산화막 패턴을 형성하는 제5 단계를 포함하는 전하저장전극 형성을 위한 산화막 패턴 형성 방법.
2. 제1항에 있어서, 상기 제2 폴리실리콘막을 1000Å 내지 1500Å 두께로 증착하는 것을 특징으로 하는 전하저장전극 형성을 위한 산화막 패턴 형성 방법.
3. 제1항에 있어서, 상기 산화막을 TEOS 또는 PSG로 형성하는 것을 특징으로 하는 전하저장전극 형성을 위한 산화막 패턴 형성 방법.