JPS6237962A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6237962A JPS6237962A JP60177958A JP17795885A JPS6237962A JP S6237962 A JPS6237962 A JP S6237962A JP 60177958 A JP60177958 A JP 60177958A JP 17795885 A JP17795885 A JP 17795885A JP S6237962 A JPS6237962 A JP S6237962A
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- JP
- Japan
- Prior art keywords
- memory cell
- electrode
- trench structure
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
２ ページ
本発明は半導体メモリ装置に関するものである。
従来の技術
最近、半導体メモリ装置の高密度化が進み、特にＤＲＡ
Ｍの高集積化、大容量化は目覚ましいものがある。この
ようなりＲＡＭの発展はそのチップサイズの半分以上の
面積を占めるメモリセルの高密度化技術の発展に負う所
が大きく、第３図はそのようなメモリセルの一例断面図
である。第３図で、１−はビットラインを形成するドレ
イン、２は信号読み出し用ＭＯ８）ランジスタのゲート
酸化膜、３はワード線を構成する、例えばポリシリコン
で形成されたゲート電極、４は信号蓄積キャパシタのソ
ース部、５は信号蓄積用絶縁膜、６はセルプレートを形
成するポリシリコンを用いたプレート電極、７はセル間
分離用厚膜、８は基板である。これはいわゆるトレンチ
を用いたメモリセルである。トレンチを基板８の深さ方
向に形成するため、高密度化に極めて有利であり、トレ
ンチ深さの制御により蓄積用容量もメモリセルとして必
要とされる値を充分確保できるため、高集積。
Ｍの高集積化、大容量化は目覚ましいものがある。この
ようなりＲＡＭの発展はそのチップサイズの半分以上の
面積を占めるメモリセルの高密度化技術の発展に負う所
が大きく、第３図はそのようなメモリセルの一例断面図
である。第３図で、１−はビットラインを形成するドレ
イン、２は信号読み出し用ＭＯ８）ランジスタのゲート
酸化膜、３はワード線を構成する、例えばポリシリコン
で形成されたゲート電極、４は信号蓄積キャパシタのソ
ース部、５は信号蓄積用絶縁膜、６はセルプレートを形
成するポリシリコンを用いたプレート電極、７はセル間
分離用厚膜、８は基板である。これはいわゆるトレンチ
を用いたメモリセルである。トレンチを基板８の深さ方
向に形成するため、高密度化に極めて有利であり、トレ
ンチ深さの制御により蓄積用容量もメモリセルとして必
要とされる値を充分確保できるため、高集積。
３ ページ
大容量メモリセルの最有力構造の一つである。（参考文
献：１９８４年アイイーディーエム ダイジェスト オ
ブ テクニカル ページく−ズ（ＩＥＤＭ Ｄｉｇｅ
ｓｔ ｏｆ ＴｅｃｈｎｉｃａＪ２ Ｐａｐｅｒｓ ２
２４〜２４６ページ）） 発明が解決しようとする問題点 しかしながら、このようなトレンチ構造のメモリセルは
、蓄積容量ではその絶対値（ａ線ソフトエラ一対策上５
０５Ｆ以上必要とされている。）を充分に確保できるも
のの、基板深部にトレンチを埋め込んでいるため、プレ
ート電極下の基板中の空乏層が大きくなり、α線ソフト
エラー率が、同等容量をもった平面型セルに比べて、−
桁以上も悪くなる。
献：１９８４年アイイーディーエム ダイジェスト オ
ブ テクニカル ページく−ズ（ＩＥＤＭ Ｄｉｇｅ
ｓｔ ｏｆ ＴｅｃｈｎｉｃａＪ２ Ｐａｐｅｒｓ ２
２４〜２４６ページ）） 発明が解決しようとする問題点 しかしながら、このようなトレンチ構造のメモリセルは
、蓄積容量ではその絶対値（ａ線ソフトエラ一対策上５
０５Ｆ以上必要とされている。）を充分に確保できるも
のの、基板深部にトレンチを埋め込んでいるため、プレ
ート電極下の基板中の空乏層が大きくなり、α線ソフト
エラー率が、同等容量をもった平面型セルに比べて、−
桁以上も悪くなる。
また、トレンチの面にそって、薄い絶縁膜を形成する必
要があるが、トレンチの面の結晶軸に対する方位により
、絶縁膜（例えば５ｉＯ２）の酸化レートが異なり、一
様の厚さの絶縁膜を成長させることが難かしく、絶縁耐
圧のバラツキと低下が生じ実用上問題となっている。
要があるが、トレンチの面の結晶軸に対する方位により
、絶縁膜（例えば５ｉＯ２）の酸化レートが異なり、一
様の厚さの絶縁膜を成長させることが難かしく、絶縁耐
圧のバラツキと低下が生じ実用上問題となっている。
トレンチの側面及び下側にイオン打込みをなし、いわゆ
るＨｉ −Ｃセル構造にすると、空乏層の伸びを押える
事ができるが、暗電流が増大したりプロセスが複雑にな
ったりして実用上問題である。
るＨｉ −Ｃセル構造にすると、空乏層の伸びを押える
事ができるが、暗電流が増大したりプロセスが複雑にな
ったりして実用上問題である。
問題点を解決するための手段
上記問題点を解決するために、本発明の半導体メモリ装
置は、メモリセルの素子間分離領域に凹状のトレンチ構
造を有し、前記トレンチ構造の内壁を絶縁厚膜でおおい
、その上に形成された二つの導電性電極とそばに設けら
れた絶縁性薄膜より構成され、前記導電性電極の一方が
メモリセルのソース部と電気的に接続され、もう一方の
導電性電極をセルプレート電極とするメモリセル用蓄積
容量をそなえたものである。
置は、メモリセルの素子間分離領域に凹状のトレンチ構
造を有し、前記トレンチ構造の内壁を絶縁厚膜でおおい
、その上に形成された二つの導電性電極とそばに設けら
れた絶縁性薄膜より構成され、前記導電性電極の一方が
メモリセルのソース部と電気的に接続され、もう一方の
導電性電極をセルプレート電極とするメモリセル用蓄積
容量をそなえたものである。
作 用
この構成によって、従来の高密度メモリセル部の有して
いた欠点即ち、空乏層の増大によるンフトエラー率の増
大、蓄積容量の絶縁膜の形成にお５ ページ なく蓄積容量を増大でき更に、一層の高集積、大容量メ
モリ装置を実現する事を可能とする。
いた欠点即ち、空乏層の増大によるンフトエラー率の増
大、蓄積容量の絶縁膜の形成にお５ ページ なく蓄積容量を増大でき更に、一層の高集積、大容量メ
モリ装置を実現する事を可能とする。
実施例
以下、本発明の実施例について、図面を参照しながら説
明する。第１図は本発明の一実施例を示す半導体メモリ
装置のメモリセル部の断面構造図である。
明する。第１図は本発明の一実施例を示す半導体メモリ
装置のメモリセル部の断面構造図である。
１はビット線を形成するドレイン部、２は信号読み出し
用ＭＯ８）ランジスタの絶縁膜、３はワード線を形成す
る導電性ゲート電極、例えばポリシリコン層、４はメモ
リセル、部のソース拡散部、５はメモリセルＱ蓄積容量
の誘電体である絶縁薄膜、６はメモリセルプレート電極
例えばポリシリコン層、７はメモリセル電極間の分離用
厚膜、８は基板、９はソース部４と接続されているメモ
リセルの蓄積容量の電極、１０はメモリセル間の分離用
厚膜である。
用ＭＯ８）ランジスタの絶縁膜、３はワード線を形成す
る導電性ゲート電極、例えばポリシリコン層、４はメモ
リセル、部のソース拡散部、５はメモリセルＱ蓄積容量
の誘電体である絶縁薄膜、６はメモリセルプレート電極
例えばポリシリコン層、７はメモリセル電極間の分離用
厚膜、８は基板、９はソース部４と接続されているメモ
リセルの蓄積容量の電極、１０はメモリセル間の分離用
厚膜である。
本構造のセルの蓄積容量はトレンチ内に埋込まれた部分
とそれ以外の平面上の部分とからなっている。そして、
トレンチ構造の底部で隣り合う蓄６ ページ 積容量の電極９同士が分離用厚膜７で分離されている。
とそれ以外の平面上の部分とからなっている。そして、
トレンチ構造の底部で隣り合う蓄６ ページ 積容量の電極９同士が分離用厚膜７で分離されている。
従って、高密度化に応じて、ユニットセル寸法が縮小化
されるが、トレンチ深さと、平面上の部分との適切な配
分により、蓄積用容量の絶対値を設計仕様に応じて調節
する事が可能である。
されるが、トレンチ深さと、平面上の部分との適切な配
分により、蓄積用容量の絶対値を設計仕様に応じて調節
する事が可能である。
また、ソース部の面積を設計、プロセスの両面から、許
容の限り小さくすることにより、接合拡散層面積を低減
できるため、リフレッシュ動作を決めるリーク特性を顕
著に改善できる。さらに、トレンチ側面などに空乏層が
一切生じないため、α線ソフトエラー率も抜本的低減で
きることは明らかである。一方、蓄積容量の誘電体の誘
電率の増大と絶縁耐圧の増大との両立のために、Ｓｉ２
Ｎ３とＳｉＯ２との多層構造を用いる必要があるが、本
構造のように、蓄積容量の誘電体を二つのポリシリコン
電極内に形成することにより、高誘電率のＳ Ｌ ２Ｎ
３ を用いても、両者間のストレスによる影響を吸収
できることになり、多層絶縁薄膜の安定形成に極めて有
利となる。
容の限り小さくすることにより、接合拡散層面積を低減
できるため、リフレッシュ動作を決めるリーク特性を顕
著に改善できる。さらに、トレンチ側面などに空乏層が
一切生じないため、α線ソフトエラー率も抜本的低減で
きることは明らかである。一方、蓄積容量の誘電体の誘
電率の増大と絶縁耐圧の増大との両立のために、Ｓｉ２
Ｎ３とＳｉＯ２との多層構造を用いる必要があるが、本
構造のように、蓄積容量の誘電体を二つのポリシリコン
電極内に形成することにより、高誘電率のＳ Ｌ ２Ｎ
３ を用いても、両者間のストレスによる影響を吸収
できることになり、多層絶縁薄膜の安定形成に極めて有
利となる。
なお、本構造のメモリセルはオーブンビットラ７ ベー
ン イン構成あるいはフォールデッドビットライン構成のど
ちらにも適用できることは明らかである。
ン イン構成あるいはフォールデッドビットライン構成のど
ちらにも適用できることは明らかである。
第２図に本発明の他の実施例を示す。本構造を用いれば
、ワード線上全体にわたって蓄積用容量を形成できるた
め、更に高年績、大容量メモリ装置が可能となる。
゛ なお、第１図、第２図のいずれの実施例の場合も図示し
ていないが、メモリセルの分離用厚膜すなわち、トレン
チ構造の側面あるいは底面の基板中にチャンネルストッ
パーとなるイオンを打込み、セル間分離能力を更に高め
ることができる。
、ワード線上全体にわたって蓄積用容量を形成できるた
め、更に高年績、大容量メモリ装置が可能となる。
゛ なお、第１図、第２図のいずれの実施例の場合も図示し
ていないが、メモリセルの分離用厚膜すなわち、トレン
チ構造の側面あるいは底面の基板中にチャンネルストッ
パーとなるイオンを打込み、セル間分離能力を更に高め
ることができる。
発明の効果
以上のように、本発明の半導体メモリ装置は蓄積容量を
大きくした上に、ソフトエラー率を抜本的に低減でき、
かつリーク電流も大巾に低減でき、絶縁薄膜の形成も容
易となシとれにより半導体メモリ装置の一層の高集積化
、大容量化が可能となりその実用的効果は極めて大きい
。
大きくした上に、ソフトエラー率を抜本的に低減でき、
かつリーク電流も大巾に低減でき、絶縁薄膜の形成も容
易となシとれにより半導体メモリ装置の一層の高集積化
、大容量化が可能となりその実用的効果は極めて大きい
。
第１図は本発明の一実施例を示す半導体メモリ装置のメ
モリセル部の構造断面図、第２図は本発明の他の一実施
例を示すメモリセルの構造断面図、第３図は従来のトレ
ンチを用いたメモリセルの構造断面図である。 １・・・・・ビットラインを形成するドレイン、２・・
・・・・ゲート絶縁膜、３・・・・・・ワードラインを
形成するゲート電極、４・・・・メモリセルのソース拡
散部、５・・・・・・メモリセルのキャパシタを構成す
る絶縁膜、６・・・・・・プレート電極、７・・・・・
・絶縁厚膜、８・・・・・・基板、９・・・・・・メモ
リセルのソース部を形成する導電性電極、１ｏ・・・・
・・分離用厚膜。
モリセル部の構造断面図、第２図は本発明の他の一実施
例を示すメモリセルの構造断面図、第３図は従来のトレ
ンチを用いたメモリセルの構造断面図である。 １・・・・・ビットラインを形成するドレイン、２・・
・・・・ゲート絶縁膜、３・・・・・・ワードラインを
形成するゲート電極、４・・・・メモリセルのソース拡
散部、５・・・・・・メモリセルのキャパシタを構成す
る絶縁膜、６・・・・・・プレート電極、７・・・・・
・絶縁厚膜、８・・・・・・基板、９・・・・・・メモ
リセルのソース部を形成する導電性電極、１ｏ・・・・
・・分離用厚膜。
Claims (2)
- （１）半導体基板の表面部にメモリセル用電界効果トラ
ンジスタおよびトレンチ構造を含む素子分離領域を有し
、前記トレンチ構造の内壁を前記素子間分離領域と一体
化形成された絶縁厚膜でおおい、前記トレンチ構造内を
含む前記素子間分離領域の絶縁厚膜上に、二つの導電性
電極とその間に形成された絶縁性薄膜より構成され、前
記導電性電極の一方を前記電界効果トランジスタのソー
ス部に接続し、前記導電性電極をプレート電極とするメ
モリセル用蓄積容量をそなえた半導体メモリ装置。 - （２）メモリセル用蓄積容量の一方の導電性電極がトレ
ンチ構造の底部で隣接のメモリセル用容量の一方の導電
性電極と絶縁厚膜で分離された特許請求の範囲第１項記
載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177958A JPS6237962A (ja) | 1985-08-13 | 1985-08-13 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177958A JPS6237962A (ja) | 1985-08-13 | 1985-08-13 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237962A true JPS6237962A (ja) | 1987-02-18 |
Family
ID=16040053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177958A Pending JPS6237962A (ja) | 1985-08-13 | 1985-08-13 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
| JPH05175452A (ja) * | 1991-12-25 | 1993-07-13 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
-
1985
- 1985-08-13 JP JP60177958A patent/JPS6237962A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
| JPH05175452A (ja) * | 1991-12-25 | 1993-07-13 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
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