JPH02192762A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02192762A JPH02192762A JP1012918A JP1291889A JPH02192762A JP H02192762 A JPH02192762 A JP H02192762A JP 1012918 A JP1012918 A JP 1012918A JP 1291889 A JP1291889 A JP 1291889A JP H02192762 A JPH02192762 A JP H02192762A
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- electrode
- charge storage
- insulating film
- upper electrode
- lower electrode
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 14
- 239000003990 capacitor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
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- 238000004519 manufacturing process Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体記憶装置に関し、さらに詳しくは、
スタックトキャバシタ型メモリセルを有する半導体記憶
装置の改良に係るものである。
スタックトキャバシタ型メモリセルを有する半導体記憶
装置の改良に係るものである。
従来例によるこの種のスタックトキャバシタ型メモリセ
ルを有する半導体記憶装置の概要構成を第２図に示す。
ルを有する半導体記憶装置の概要構成を第２図に示す。
すなわち、この第２図従来例構成において、符号１はシ
リコン基板であり、２はこのシリコン基板（の−Ｌ而−
トに拡散形成された不純物拡ｒｌｉ、領域、３は素子間
分離領域である。また、４ａおよび４ｂと４０は前記シ
リコン基板１の主面上と素子間分離領域３上に配置形成
されたそれぞれにワード線、５ａはこれらの各ワード線
４ａ、４ｂおよび４Ｃを覆う第１の層間絶縁１漠を示し
、６は前記不純物拡散領域２に一部を接して形成された
電荷蓄積用の下部電極、７はこの下部電極６−１１に形
成される電荷蓄積電極相互間での絶縁膜、８はこの絶縁
膜７を挟んで形成され、萌記下部電極６と一対をなす電
荷蓄積用の上部電極であり、さらに、９はこの上部電極
８上に第２の層間絶縁ｊ摸５ｂを介して形成されたビッ
ト線である。
リコン基板であり、２はこのシリコン基板（の−Ｌ而−
トに拡散形成された不純物拡ｒｌｉ、領域、３は素子間
分離領域である。また、４ａおよび４ｂと４０は前記シ
リコン基板１の主面上と素子間分離領域３上に配置形成
されたそれぞれにワード線、５ａはこれらの各ワード線
４ａ、４ｂおよび４Ｃを覆う第１の層間絶縁１漠を示し
、６は前記不純物拡散領域２に一部を接して形成された
電荷蓄積用の下部電極、７はこの下部電極６−１１に形
成される電荷蓄積電極相互間での絶縁膜、８はこの絶縁
膜７を挟んで形成され、萌記下部電極６と一対をなす電
荷蓄積用の上部電極であり、さらに、９はこの上部電極
８上に第２の層間絶縁ｊ摸５ｂを介して形成されたビッ
ト線である。
従って、この従来例構成の場合、記憶すべき情報は、外
部からビット線９に電圧の形で伝えられ、この状態で、
ワード線４ａに電圧が加えられると、シリコン基板１に
おけるこのワード線４ａの下の部分が導電性を示すこと
になり、ビット線９から電荷蓄積用の下部電極６に電流
が流れ、この結果、記憶されるべき情報が、電荷の形で
、この電荷蓄積用の下部電極６と、絶縁膜７を介して対
向される電荷蓄積用の上部電極８との間に蓄積記憶され
るのである。
部からビット線９に電圧の形で伝えられ、この状態で、
ワード線４ａに電圧が加えられると、シリコン基板１に
おけるこのワード線４ａの下の部分が導電性を示すこと
になり、ビット線９から電荷蓄積用の下部電極６に電流
が流れ、この結果、記憶されるべき情報が、電荷の形で
、この電荷蓄積用の下部電極６と、絶縁膜７を介して対
向される電荷蓄積用の上部電極８との間に蓄積記憶され
るのである。
しかしながら、前記のように構成される従来のスタック
トキャバシタ型メモリセルを有する半導体記憶装置にお
いては、電荷蓄積用の下部電極６と上部電極８との、符
号Ｉｆで示したそれぞれの各端部６ｂ、８ｂの対向部分
が、同じ位置に上下相対向して存在するように形成され
ているために、この端部対向部分１１にあって、これら
の各電極６．８の厚さに対応した非常に大きな段差を生
じており、このために、同端部対向部分１１の上層部側
に配置形成されるビット線９の段差被覆性が極端に悪化
して、装置の信頼性を損なうことになると云う問題点が
あった。
トキャバシタ型メモリセルを有する半導体記憶装置にお
いては、電荷蓄積用の下部電極６と上部電極８との、符
号Ｉｆで示したそれぞれの各端部６ｂ、８ｂの対向部分
が、同じ位置に上下相対向して存在するように形成され
ているために、この端部対向部分１１にあって、これら
の各電極６．８の厚さに対応した非常に大きな段差を生
じており、このために、同端部対向部分１１の上層部側
に配置形成されるビット線９の段差被覆性が極端に悪化
して、装置の信頼性を損なうことになると云う問題点が
あった。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、スタックト
キャバシタ型メモリセルにおけるビット線の段差被覆性
を改善して、その信頼性を向上させると共に、電荷蓄積
量を増加させて、より一層、装置性能を向上し得るよう
にした。この種の半導体記憶装置、こ蔦では、スタック
トキャバシタ型メモリセルを有する半導体記憶装置を提
供することである。
なされたもので、その目的とするところは、スタックト
キャバシタ型メモリセルにおけるビット線の段差被覆性
を改善して、その信頼性を向上させると共に、電荷蓄積
量を増加させて、より一層、装置性能を向上し得るよう
にした。この種の半導体記憶装置、こ蔦では、スタック
トキャバシタ型メモリセルを有する半導体記憶装置を提
供することである。
前記目的を達成するために、この発明に係る半導体記憶
装置は、各ワード線と、こわらの各ワード線上に第１の
層間絶縁膜を介して配置され、絶縁膜を挟み上下に相対
向されて一対をなす各電荷蓄積用電極と、これらの各電
荷蓄積用電極−トに第２の層間絶縁膜を介して設けられ
たビット線とを有するスタックトキャバシタ型メモリセ
ルにおいて、前記各電荷蓄積用電極のうち、下層側に形
成される上部電極を下層側に形成される下部電極よりも
相対的に大きくさせ、かつ上部電極の端部によって、下
部電極の端部を外側から階段状に被覆させると共に、こ
の上部電極の端部を前記ワード線上での第１の層間絶縁
膜に沿い延在させたものである。
装置は、各ワード線と、こわらの各ワード線上に第１の
層間絶縁膜を介して配置され、絶縁膜を挟み上下に相対
向されて一対をなす各電荷蓄積用電極と、これらの各電
荷蓄積用電極−トに第２の層間絶縁膜を介して設けられ
たビット線とを有するスタックトキャバシタ型メモリセ
ルにおいて、前記各電荷蓄積用電極のうち、下層側に形
成される上部電極を下層側に形成される下部電極よりも
相対的に大きくさせ、かつ上部電極の端部によって、下
部電極の端部を外側から階段状に被覆させると共に、こ
の上部電極の端部を前記ワード線上での第１の層間絶縁
膜に沿い延在させたものである。
すなわち、この発明においては、上下に対向されて−・
対をなす各電荷蓄積用電極のうち、上部電極側を下部電
極側よりも相対的に大きくさせて、上部電極の端部が下
部電極の端部を外側から階段状に覆った状態で、その上
部電極の端部をワード線上での第１の層間絶縁膜に沿っ
て延在させるようにした１めに、これらの画電極の端部
における段差が、相互に異なる部分での各電極毎の厚さ
に分散されて減少することになり、この結果、その−上
層部側に配置形成されるビット線での段差被覆性を格段
に向上できると共に、併せて、上部電極によって范わわ
た下部′Ｉ？ｉＭｉの端壁部においても電荷の蓄積がｉ
’［ｉｅになることから、全体的な電荷蓄ｈ１ ｉ＋ｔ
をも増加し得るのである。
対をなす各電荷蓄積用電極のうち、上部電極側を下部電
極側よりも相対的に大きくさせて、上部電極の端部が下
部電極の端部を外側から階段状に覆った状態で、その上
部電極の端部をワード線上での第１の層間絶縁膜に沿っ
て延在させるようにした１めに、これらの画電極の端部
における段差が、相互に異なる部分での各電極毎の厚さ
に分散されて減少することになり、この結果、その−上
層部側に配置形成されるビット線での段差被覆性を格段
に向上できると共に、併せて、上部電極によって范わわ
た下部′Ｉ？ｉＭｉの端壁部においても電荷の蓄積がｉ
’［ｉｅになることから、全体的な電荷蓄ｈ１ ｉ＋ｔ
をも増加し得るのである。
以下、この発明に係る半導体記憶袋Ｈ２の一実施例につ
き、第１図を参照して詳細に説明する。
き、第１図を参照して詳細に説明する。
第１図はこの実施例を適用したスタックトギャバシタベ
リメモリセルを有する半導体記憶装置の概要構成を模式
的に示す断面図であり、この第１図実ＩＭ ４’Ａ構成
において５面記第２図従来例構成と同一符号は同一また
は相当部分を示している。
リメモリセルを有する半導体記憶装置の概要構成を模式
的に示す断面図であり、この第１図実ＩＭ ４’Ａ構成
において５面記第２図従来例構成と同一符号は同一また
は相当部分を示している。
”Ｖなわち、この第１図実施例構成においても、符号ｌ
はシリコン基板、２はこのシリコン基板ｌの主面上に拡
散形成された不純物拡散領域、３は素子量分ｌＩ！ｌｔ
領域を示しており、４ａおよび４ｂと４Ｃはｉ？ｒｒ記
シリコン基板１の主面上と素子間分離領域３上に配置形
成されたそわぞれにワード線、５ａはこわらの各ワード
線４ａ、４ｂおよび４Ｃを覆う第１の層間絶縁膜である
。また、６は前記不純物拡散領域２に一部を接して形成
された電荷蓄積用の下部電極であり、７はこの下部電極
６上に形成される電荷蓄積電極相互間での絶縁膜、８は
この絶縁膜７を挟んで形成され、前記下部室８ｉ６と一
対をなす電荷蓄積用の−Ｌ部電極である。さらに、９は
前記上部電極８上に第２の層間絶縁膜５ｂを介して形成
されたビット線である。
はシリコン基板、２はこのシリコン基板ｌの主面上に拡
散形成された不純物拡散領域、３は素子量分ｌＩ！ｌｔ
領域を示しており、４ａおよび４ｂと４Ｃはｉ？ｒｒ記
シリコン基板１の主面上と素子間分離領域３上に配置形
成されたそわぞれにワード線、５ａはこわらの各ワード
線４ａ、４ｂおよび４Ｃを覆う第１の層間絶縁膜である
。また、６は前記不純物拡散領域２に一部を接して形成
された電荷蓄積用の下部電極であり、７はこの下部電極
６上に形成される電荷蓄積電極相互間での絶縁膜、８は
この絶縁膜７を挟んで形成され、前記下部室８ｉ６と一
対をなす電荷蓄積用の−Ｌ部電極である。さらに、９は
前記上部電極８上に第２の層間絶縁膜５ｂを介して形成
されたビット線である。
そして、この実施例構成の場合には、上下に対向されて
一対をなす上部、および下部の各電荷蓄積用電極８．６
のうち、上層側に形成される一Ｅ部電褌８の大きさを、
下層側に形成される下部電極６の大きさよりも相対的に
大きくさせて、この−上部電極８の端部８ａが下部電極
６の端部６ａを外側から階段状に覆った状態で、その上
部電極８の端部８ａをワード線４ａを覆う第１の層間絶
縁膜５ａに沿って延在させるようにしたものである。
一対をなす上部、および下部の各電荷蓄積用電極８．６
のうち、上層側に形成される一Ｅ部電褌８の大きさを、
下層側に形成される下部電極６の大きさよりも相対的に
大きくさせて、この−上部電極８の端部８ａが下部電極
６の端部６ａを外側から階段状に覆った状態で、その上
部電極８の端部８ａをワード線４ａを覆う第１の層間絶
縁膜５ａに沿って延在させるようにしたものである。
従って、絶縁膜７を挟んで相対向される一対の電荷蓄積
用の下部室Ｖｉ６と上部電極８．特に、これらの各電極
６．８での各端部６ａ、８ａをこのように構成すること
によって、これらの各端部６ａ、８ａにおける段差が、
相互に異なる位置部分での各電極６および８毎の厚さに
分散され、前記した従来例構成における下部１゛「極６
と上部電極８との端部対向部分１１に相当する部分が、
段差改善部分ｌＯとして示すように、なだらかな段差に
なるもので、この結果、その上層部側に配置形成される
ビット線９での段差被覆性が良好に改善されて、このビ
ット線９の信頼性を格段に向上できるのであり、かつま
た、これに併せて、上部電極８によって覆われた下部電
極６の端壁部においても電荷の蓄積が可能になるために
、その全体的な電荷蓄積量をも増加できて、装置性能の
一層の向上を図り得るのである。
用の下部室Ｖｉ６と上部電極８．特に、これらの各電極
６．８での各端部６ａ、８ａをこのように構成すること
によって、これらの各端部６ａ、８ａにおける段差が、
相互に異なる位置部分での各電極６および８毎の厚さに
分散され、前記した従来例構成における下部１゛「極６
と上部電極８との端部対向部分１１に相当する部分が、
段差改善部分ｌＯとして示すように、なだらかな段差に
なるもので、この結果、その上層部側に配置形成される
ビット線９での段差被覆性が良好に改善されて、このビ
ット線９の信頼性を格段に向上できるのであり、かつま
た、これに併せて、上部電極８によって覆われた下部電
極６の端壁部においても電荷の蓄積が可能になるために
、その全体的な電荷蓄積量をも増加できて、装置性能の
一層の向上を図り得るのである。
（発明の効果）
以」二詳述したように、この発明によれば、それぞれの
各ワード線と、これらの各ワード線上に第１の層間絶縁
膜を介して配置され、かつ絶縁膜を挟み上下に相対向さ
れて一対をなす各電荷蓄積用電極と、これらの各電荷蓄
積用電極上に第２の層間絶縁膜を介して設けられたビッ
ト線とを有するスタックトキャバシタ型メモリセルにお
いて、これらの各電荷蓄積用電極のうち、上層側に形成
される上部電極を下層側に形成される下部電極よりも相
対的に大きくさせ、かつ−上部電極の端部によって、下
部電極の端部を外側から階段状に被覆させた状態で、こ
の上部電極の端部をワード線上での第１の層間絶！ｊ膜
に沿って延在させたものであるから、これらの画電極の
端部における段差が、相互に異なる位置部分での各電極
毎の厚さに分散されてなだらかになるもので、このよう
に減少された段差改善部分上への層間絶縁膜を介したビ
ット線の配置形成によれば、従来の場合とは異なって、
このビット線における段差被覆性を良好かつ効果的に数
片できて、その信頼性を格段に向−トし得るのであり、
また同時に、この構成では１．上部電極によって覆われ
た下部電極の端壁部においても電荷の蓄積か可能になる
ことから、その全体的な電荷蓄Ｍ ｆｆｉをも増加でき
、しかも併せて、このメモリセルの構成自体についても
比較的簡単で、容易に実施し得るなどの優れた特長を有
するもの
各ワード線と、これらの各ワード線上に第１の層間絶縁
膜を介して配置され、かつ絶縁膜を挟み上下に相対向さ
れて一対をなす各電荷蓄積用電極と、これらの各電荷蓄
積用電極上に第２の層間絶縁膜を介して設けられたビッ
ト線とを有するスタックトキャバシタ型メモリセルにお
いて、これらの各電荷蓄積用電極のうち、上層側に形成
される上部電極を下層側に形成される下部電極よりも相
対的に大きくさせ、かつ−上部電極の端部によって、下
部電極の端部を外側から階段状に被覆させた状態で、こ
の上部電極の端部をワード線上での第１の層間絶！ｊ膜
に沿って延在させたものであるから、これらの画電極の
端部における段差が、相互に異なる位置部分での各電極
毎の厚さに分散されてなだらかになるもので、このよう
に減少された段差改善部分上への層間絶縁膜を介したビ
ット線の配置形成によれば、従来の場合とは異なって、
このビット線における段差被覆性を良好かつ効果的に数
片できて、その信頼性を格段に向−トし得るのであり、
また同時に、この構成では１．上部電極によって覆われ
た下部電極の端壁部においても電荷の蓄積か可能になる
ことから、その全体的な電荷蓄Ｍ ｆｆｉをも増加でき
、しかも併せて、このメモリセルの構成自体についても
比較的簡単で、容易に実施し得るなどの優れた特長を有
するもの
第１図はこの発明の一実施例を適用したスタックトキャ
バシタ型メモリセルを有する半導体記憶装置の概要構成
を模式的に示す断面図であり、また、第２図は従来例に
よるスタックトキャバシタ型メモリセルを有する半導体
記憶装置の概要構成を模式的に示す断面図である。 １・・・・シリコン基板、２・・・・不純物拡散領域、
３・・・・素子間分離領域、４ａ、４ｂ、４ｃ・・・・
ワード線、５ａ、５ｂ・・・・第１．第２の層間絶縁膜
、６・・・・電荷蓄積用の下部電極、６ａ・・・・下部
電極の端部、７・・・・電荷蓄積用電極間の絶縁膜、８
・・・・電荷蓄積用の１一部電極、８ａ・・・・上部電
極の端部、９・・・・ビット線、１０・・・・段差改善
部分。 代理人 大 岩 増 雄である。
バシタ型メモリセルを有する半導体記憶装置の概要構成
を模式的に示す断面図であり、また、第２図は従来例に
よるスタックトキャバシタ型メモリセルを有する半導体
記憶装置の概要構成を模式的に示す断面図である。 １・・・・シリコン基板、２・・・・不純物拡散領域、
３・・・・素子間分離領域、４ａ、４ｂ、４ｃ・・・・
ワード線、５ａ、５ｂ・・・・第１．第２の層間絶縁膜
、６・・・・電荷蓄積用の下部電極、６ａ・・・・下部
電極の端部、７・・・・電荷蓄積用電極間の絶縁膜、８
・・・・電荷蓄積用の１一部電極、８ａ・・・・上部電
極の端部、９・・・・ビット線、１０・・・・段差改善
部分。 代理人 大 岩 増 雄である。
Claims (1)
- 各ワード線と、これらの各ワード線上に第１の層間絶縁
膜を介して配置され、絶縁膜を挟み上下に相対向されて
一対をなす各電荷蓄積用電極と、これらの各電荷蓄積用
電極上に第２の層間絶縁膜を介して設けられたビット線
とを有するスタックトキャバシタ型メモリセルにおいて
、前記各電荷蓄積用電極のうち、上層側に形成される上
部電極を下層側に形成される下部電極よりも相対的に大
きくさせ、かつ上部電極の端部によって、下部電極の端
部を外側から階段状に被覆させると共に、この上部電極
の端部を前記ワード線上での第１の層間絶縁膜に沿い延
在させたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012918A JPH02192762A (ja) | 1989-01-20 | 1989-01-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012918A JPH02192762A (ja) | 1989-01-20 | 1989-01-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192762A true JPH02192762A (ja) | 1990-07-30 |
Family
ID=11818721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012918A Pending JPH02192762A (ja) | 1989-01-20 | 1989-01-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192762A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01230081A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | 現像装置 |
| JPH0629487A (ja) * | 1992-03-25 | 1994-02-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| DE4420365A1 (de) * | 1993-06-09 | 1994-12-15 | Micron Semiconductor Inc | Isolierverfahren bei der Herstellung von Halbleiterkomponenten und eine integrierte Schaltung für eine Speicheranordnung |
-
1989
- 1989-01-20 JP JP1012918A patent/JPH02192762A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01230081A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | 現像装置 |
| JPH0629487A (ja) * | 1992-03-25 | 1994-02-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| DE4420365A1 (de) * | 1993-06-09 | 1994-12-15 | Micron Semiconductor Inc | Isolierverfahren bei der Herstellung von Halbleiterkomponenten und eine integrierte Schaltung für eine Speicheranordnung |
| DE4420365C2 (de) * | 1993-06-09 | 2000-05-18 | Micron Technology Inc N D Ges | Halbleiterbauelement-Isolierverfahren und integrierte Schaltungen für eine Speicheranordnung |
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