JPS62298155A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS62298155A JPS62298155A JP61140268A JP14026886A JPS62298155A JP S62298155 A JPS62298155 A JP S62298155A JP 61140268 A JP61140268 A JP 61140268A JP 14026886 A JP14026886 A JP 14026886A JP S62298155 A JPS62298155 A JP S62298155A
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 210000004027 cell Anatomy 0.000 description 33
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は高集積化に適した半導体メモリセルに関する。
外周に沿って半導体基板表面に形成した溝内側壁に絶縁
膜を介して配置したセルプレートと、半導体基板内に配
置した電荷蓄積領域と、半導体基板上のセルプレートの
上に絶縁膜を介して成長させた半導体層に形成したＭＯ
ＳＦＥＴで構成される１トランジスター１キヤパシタ型
メモリセルが１９８５年に開催された国際電子素子会議
（ＩＥＤＭ）のアブストラクトＰ、７２８〜７２１にオ
ウクラ（門。
膜を介して配置したセルプレートと、半導体基板内に配
置した電荷蓄積領域と、半導体基板上のセルプレートの
上に絶縁膜を介して成長させた半導体層に形成したＭＯ
ＳＦＥＴで構成される１トランジスター１キヤパシタ型
メモリセルが１９８５年に開催された国際電子素子会議
（ＩＥＤＭ）のアブストラクトＰ、７２８〜７２１にオ
ウクラ（門。
０ｈｋｕｒａ）等によってｒｓｓｓＳＳＳセルて提案さ
れている。第２図（ａ）はＳＳＳセルのビット線方向の
断面図、第２図（ｂｌは第２図（ａｌのＡ−Ａ ’にお
いて切り出したワード線方向の断面図である。
れている。第２図（ａ）はＳＳＳセルのビット線方向の
断面図、第２図（ｂｌは第２図（ａｌのＡ−Ａ ’にお
いて切り出したワード線方向の断面図である。
ＳＳＳセルのセルプレートはＰ型半導体基板１１の表面
に形成した溝内側壁に絶縁膜１７を介して配置した導体
層１６で構成されており、セルの外周に沿って一周して
おり、一定電位が供給されている。
に形成した溝内側壁に絶縁膜１７を介して配置した導体
層１６で構成されており、セルの外周に沿って一周して
おり、一定電位が供給されている。
電荷蓄積領域はＰ型半導体基板１１の表面に形成したＮ
型領域１２で構成されており、溝内側壁の絶縁膜１７に
接している。第１通電電極を構成するＮ型領域１８と第
２通電電極を構成するＮ型領域１９と基板領域を構成す
るＰ壁領域１５とワード線を構成する導体層２０でスイ
ッチング用のＭＯＳＦＥＴが構成され、第１通電電極は
ビット線を構成する導体層２２に接続され、第２通電電
極は電荷蓄積領域に接続されている。このスイッチング
用のＭ ＯＳ ＦＥＴは半導体基板上のセルプレートの
上に絶縁膜を介して成長させた半導体層に形成している
。
型領域１２で構成されており、溝内側壁の絶縁膜１７に
接している。第１通電電極を構成するＮ型領域１８と第
２通電電極を構成するＮ型領域１９と基板領域を構成す
るＰ壁領域１５とワード線を構成する導体層２０でスイ
ッチング用のＭＯＳＦＥＴが構成され、第１通電電極は
ビット線を構成する導体層２２に接続され、第２通電電
極は電荷蓄積領域に接続されている。このスイッチング
用のＭ ＯＳ ＦＥＴは半導体基板上のセルプレートの
上に絶縁膜を介して成長させた半導体層に形成している
。
ＳＳＳセルの主な特徴は、浅い溝深さで大きなセル容量
が得られ、セル間干渉が生じず、素子分離領域が不要で
あることにある。
が得られ、セル間干渉が生じず、素子分離領域が不要で
あることにある。
ところがＳＳＳセルはスイッチング用のＭＯＳＦＥＴの
基板領域が電気的に浮いているために、特性が不安定に
なり、情報保持特性が悪化してしまう危険性がある。例
えば第１通電電極、第２通電電極、基板領域がすべてＯ
■であったとして、ピント線に接続される第１通電電極
が５■になった場合を考えてみる。基板領域の電位は第
１通電電極との容量カンプリングで上昇してしまう。こ
の電位上昇は基板領域と周囲の各領域との容量比で決ま
るが、電位上昇を完全に抑えることができないために、
Ｍ ＯＳ Ｆ Ｅ Ｔのしきい値電圧が低下してサブス
レッショルド電流が増加したり、バイポーラ・トランジ
スタ動作で通電電極間に電流が流れてしまう危険性が発
生する。
基板領域が電気的に浮いているために、特性が不安定に
なり、情報保持特性が悪化してしまう危険性がある。例
えば第１通電電極、第２通電電極、基板領域がすべてＯ
■であったとして、ピント線に接続される第１通電電極
が５■になった場合を考えてみる。基板領域の電位は第
１通電電極との容量カンプリングで上昇してしまう。こ
の電位上昇は基板領域と周囲の各領域との容量比で決ま
るが、電位上昇を完全に抑えることができないために、
Ｍ ＯＳ Ｆ Ｅ Ｔのしきい値電圧が低下してサブス
レッショルド電流が増加したり、バイポーラ・トランジ
スタ動作で通電電極間に電流が流れてしまう危険性が発
生する。
そこで本発明の目的は、このような従来の欠点を除去せ
しめて、浅い溝深さで大きなセル容量が得られ、セル間
干渉が生じず、素子分離領域が不要であり、しかも情報
保持特性が良好な半導体メモリセルを提供することにあ
る。
しめて、浅い溝深さで大きなセル容量が得られ、セル間
干渉が生じず、素子分離領域が不要であり、しかも情報
保持特性が良好な半導体メモリセルを提供することにあ
る。
前述の問題点を解決するために本発明が提供する半導体
メモリセルは、外周に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置したセルプレートと、上
記半導体基板内に上記絶縁膜に接するように配置した電
荷蓄積領域と、半導体基板上あるいは絶縁膜上に成長さ
せた半導体層に形成したＦＥＴから構成され、上記ＦＥ
Ｔの基＋Ｊｉ 領域が上記セルプレートと電気的に接続
されることを特徴とする。
メモリセルは、外周に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置したセルプレートと、上
記半導体基板内に上記絶縁膜に接するように配置した電
荷蓄積領域と、半導体基板上あるいは絶縁膜上に成長さ
せた半導体層に形成したＦＥＴから構成され、上記ＦＥ
Ｔの基＋Ｊｉ 領域が上記セルプレートと電気的に接続
されることを特徴とする。
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図（ａｌは本発明の一実施例のビット線方向の断面
図、第１図（ｂ）は第１図ｔａ）のＡ−Ａ ’において
切り出したワード線方向の断面図である。なお第１図に
はフォールディラド・ビット線構成に対応した実施例を
示している。
図、第１図（ｂ）は第１図ｔａ）のＡ−Ａ ’において
切り出したワード線方向の断面図である。なお第１図に
はフォールディラド・ビット線構成に対応した実施例を
示している。
１１はＰ型半導体基板である。Ｎ型領域１２は電荷蓄積
領域を構成する。Ｐ型領域１３はセルプレートとスイッ
チング用のＦＥＴの基板領域を電気的に接続させる接続
部を構成する。Ｎ型領域１４はＦＥＴの第２通電電極と
電荷蓄積領域を電気的に接続させる接続部を構成する。
領域を構成する。Ｐ型領域１３はセルプレートとスイッ
チング用のＦＥＴの基板領域を電気的に接続させる接続
部を構成する。Ｎ型領域１４はＦＥＴの第２通電電極と
電荷蓄積領域を電気的に接続させる接続部を構成する。
Ｐ壁領域１５はＦＥＴの基板領域を構成し、Ｐ型領域１
３を介してセルプレートに電気的に接続されている。導
体層１６は溝内に絶縁膜１７を介して配置されており、
セルプレートを構成し、一定電位が供給されている。Ｎ
型領域１８はＦＥＴの匙１通電電極を構成する。Ｎ型領
域１９はＦＥＴの第２通電電極を構成し、Ｎ型領域１４
を介して電荷蓄積領域に接続されている。ここでＰ壁領
域１５、Ｎ型領域１８、Ｎ型領域１９は半導体基板ある
いは絶縁膜上に成長させた半導体層に形成する。導体層
２０はＦＥＴのゲート電極を構成し、ワード線配線も兼
ねる。導体層２１は隣りのセルをアクセスするためのワ
ード線配線である。導体層２２はビット線を構成し、Ｆ
ＥＴの第１通電電極に接続される。２３．２４は絶縁膜
である。
３を介してセルプレートに電気的に接続されている。導
体層１６は溝内に絶縁膜１７を介して配置されており、
セルプレートを構成し、一定電位が供給されている。Ｎ
型領域１８はＦＥＴの匙１通電電極を構成する。Ｎ型領
域１９はＦＥＴの第２通電電極を構成し、Ｎ型領域１４
を介して電荷蓄積領域に接続されている。ここでＰ壁領
域１５、Ｎ型領域１８、Ｎ型領域１９は半導体基板ある
いは絶縁膜上に成長させた半導体層に形成する。導体層
２０はＦＥＴのゲート電極を構成し、ワード線配線も兼
ねる。導体層２１は隣りのセルをアクセスするためのワ
ード線配線である。導体層２２はビット線を構成し、Ｆ
ＥＴの第１通電電極に接続される。２３．２４は絶縁膜
である。
本発明の半導体メモリセルの動作方法はＳＳＳセルと同
様であり、通常の１トランジスターｌキヤパシタ型メモ
リセルと同様である。
様であり、通常の１トランジスターｌキヤパシタ型メモ
リセルと同様である。
以上説明の便宜上ＦＥＴにＮ型チャネルＭＯ８ＦＥＴを
使用した実施例について説明したが、本発明は他のＦＥ
Ｔを用いた場合にも適用できる。
使用した実施例について説明したが、本発明は他のＦＥ
Ｔを用いた場合にも適用できる。
またＦＥＴはエピタキシャル成長させた半導体層だけで
なく、多結晶半導体層や、それを適当な方法で処理した
ものや、さらに適当な方法で単結晶化させたものなど、
さまざまな半導体層に形成することができる。
なく、多結晶半導体層や、それを適当な方法で処理した
ものや、さらに適当な方法で単結晶化させたものなど、
さまざまな半導体層に形成することができる。
本発明の半導体メモリセルは、浅い溝深さで大きなセル
容量が得られセル間干渉が生じず、素子分離領域が不要
である。しかもスイ・７チング用のＦＥＴの基（反領域
にはセルプレートと同一の一定電圧が常に供給されてい
るため、ＦＥＴの特性は安定であり、情報保持特性が悪
化することがない。
容量が得られセル間干渉が生じず、素子分離領域が不要
である。しかもスイ・７チング用のＦＥＴの基（反領域
にはセルプレートと同一の一定電圧が常に供給されてい
るため、ＦＥＴの特性は安定であり、情報保持特性が悪
化することがない。
またＦＥＴを形成する半導体層の成長の際に、ＦＥＴを
配置する領域の一部をシード部として使えるため、フォ
ールディラド・ビット線構成にする場合にも従来のＣＣ
Ｃセルと同程度のセル面積で実現できる。このように本
発明の効果は非常に大きい。
配置する領域の一部をシード部として使えるため、フォ
ールディラド・ビット線構成にする場合にも従来のＣＣ
Ｃセルと同程度のセル面積で実現できる。このように本
発明の効果は非常に大きい。
第１図は本発明の一実施例を示す図であり、第１図（ａ
）はビット線方向の断面図、第１図（ｂｌは第１図（ａ
ｌのＡ−Ａ ’において切り出したワード線方向の断面
図、 第２図はＳＳＳセルを示す図であり、第２図（ｆｌｌは
ビット線方向の断面図、第２図（ｂ）は第２図（ａ）の
Ａ−Ａ ’において切り出したワード線方向の断面図で
ある。 １１・・・Ｐ型半導体基板 １２・・・Ｎ型領域（電荷蓄積領域） １３・・・Ｐ層領域 １４・・・Ｎ型領域 １５・・・Ｐ層領域（基板領域） １６・・・導体層（セルプレート） １７・・・絶縁膜 １８・・・Ｎ型領域（第１通電電極） １９・・・Ｎ型領域（第２通電電極） ２０．２１ ・・・導体層（ワード線）２２・・・導体
層（ビット線） ２３．２４・・・絶縁膜
）はビット線方向の断面図、第１図（ｂｌは第１図（ａ
ｌのＡ−Ａ ’において切り出したワード線方向の断面
図、 第２図はＳＳＳセルを示す図であり、第２図（ｆｌｌは
ビット線方向の断面図、第２図（ｂ）は第２図（ａ）の
Ａ−Ａ ’において切り出したワード線方向の断面図で
ある。 １１・・・Ｐ型半導体基板 １２・・・Ｎ型領域（電荷蓄積領域） １３・・・Ｐ層領域 １４・・・Ｎ型領域 １５・・・Ｐ層領域（基板領域） １６・・・導体層（セルプレート） １７・・・絶縁膜 １８・・・Ｎ型領域（第１通電電極） １９・・・Ｎ型領域（第２通電電極） ２０．２１ ・・・導体層（ワード線）２２・・・導体
層（ビット線） ２３．２４・・・絶縁膜
Claims (1)
- （１）外周に沿って半導体基板表面に形成した溝内側壁
に絶縁膜を介して配置したセルプレートと、上記半導体
基板内に上記絶縁膜に接するように配置した電荷蓄積領
域と、半導体基板上あるいは絶縁膜上に成長させた半導
体層に形成したＦＥＴから構成され、上記ＦＥＴの基板
領域が上記セルプレートと電気的に接続されることを特
徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140268A JPS62298155A (ja) | 1986-06-18 | 1986-06-18 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140268A JPS62298155A (ja) | 1986-06-18 | 1986-06-18 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298155A true JPS62298155A (ja) | 1987-12-25 |
Family
ID=15264821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140268A Pending JPS62298155A (ja) | 1986-06-18 | 1986-06-18 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278149B1 (en) * | 1997-09-04 | 2001-08-21 | Kabushiki Kaisha Toshiba | Plurality of trench capacitors used for the peripheral circuit |
-
1986
- 1986-06-18 JP JP61140268A patent/JPS62298155A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278149B1 (en) * | 1997-09-04 | 2001-08-21 | Kabushiki Kaisha Toshiba | Plurality of trench capacitors used for the peripheral circuit |
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