JPS6310557A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体記憶装置に係り、特に、ダイナミック
ランダムアクセスメモリ　（ＤＲＡＭ）のメモリセル構
造に関するものである。

（従来の技術） 従来、この種のメモリセルは１つのスイッチングトラン
ジスタと１つのキャパシタを存し、このキャパシタに蓄
積した電荷をスイッチングトランジスタを介して出し入
れし記憶するものである。

このような構成を実際の半導体素子で実現するためにシ
リコン（Ｓｉ）基板−酸化膜−多結晶Ｓｉ＠、極からな
るキャパシタとＭＯ３型トランジスタとをウェハ表面に
平面的に形成する方法が用いられていた。しかし、素子
の集積度が向上するに従ってこのような配置ではもはや
縮小が限界に近づいている。そこで、第４図に示される
ように、キャパシタ部分をＳｋ基板１に掘った溝２の中
に形成し、キャパシタの容Ｉを確保しなからＳｉウェハ
上に占めるキャパシタの面積を小さくするという方法が
提案され、この方法に沿った各種のバリエーションの研
究開発が行われている。なお、第４図において、Ｃはキ
ャパシタ部分、３はセルプレート、４は多結晶Ｓｉワー
ド線、５はＡＩピント線である。

（発明が解決しようとする問題点） しかしながら、更に、集積度を向上させるためには、よ
り小さな面積にメモリセルを形成しなければならず、単
にキャパシタを溝に埋め込むだけでは、より一層の集積
度の向上を図るには限界があった。

本発明は、上記問題点を除去し、より一層の高密度集積
化が可能なメモリセルの構造を有する半導体記憶装置を
提供することを目的とする。

（問題点を解決するための手段） 本発明は、上記問題点を解決するために、ＤＲＡＭのメ
モリセルのキャパシタの一方の電極１２をＰ９Ｓｉ単結
晶基板１０上のＮ″５ｉｉｉｌ５ｉｉｉｌ結晶ャル）層
とし、そのキャパシタの他の電極１３を上記Ｎ″Ｓｉ単
結晶層のある領域を囲むように所定の形状にＰ″Ｓｉ単
結晶単結晶基板ｌ列達する深さに掘られた溝の中にＮ”
Ｓｉ単結晶層の溝側壁部分に設けた絶縁膜１４を介して
形成し、電極１３を各メモリセルの共通電橋とすること
により同時に素子分離領域として用いるようにし、更に
、前記Ｎ”Ｓｉ単結晶層上にＮ−５ｔ単結晶層１５を選
択的にエピタキシャル成長させ、このＮ−Ｓｉ単結晶層
１５の側壁部分に絶縁膜１６を介してワード線１９とな
る電極を設け、更に、Ｎ−Ｓｉ単結晶層１５の上部にＮ
°半導体層１７を形成し、ここにビット綿２２を接続し
、上記Ｎ゛半導体層１７−Ｎ−５ｉ単結晶層１５−Ｎ″
Ｓｉ単結晶層１２を絶縁１１６を介したワード線１９の
電極で制ｔＩＵする静電誘電型トランジスタとして動作
させることでスイッチング作用を行うようにしたもので
ある。

（作用） 本発明によれば、上記したように電荷蓄積領域をＰ’Ｓ
ｉ単結晶基板１０上のＮ″Ｓｉ単結晶層に設け、セルプ
レートを溝の中に埋め込んで全てのセルに共通になるよ
うに構成し、更に、電荷Ｍ積領域の真上にスイッチング
トランジスタを設けるようにしたので、セルプレートの
占有部分がそのままセル分離部分として働き、特別に素
子分離領域を設ける必要がなくなり、また、スイッチン
グトランジスタも平面的には面積を必要としないので、
高密度高集積化を図ることができる。

（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の一実施例を示す［ｌＲＡＭのメモリセ
ルの上面図、第２図は第１図の■−■線断面図、第３図
は本発明のＤＲＡＦＩのメモリセルの回路図である。な
お、ここで、第１図の一点鎖線で囲まれた領域が１個の
メモリセルに対応する。

図中、１７はスイッチングトランジスタのドレインとな
るＮ°半導体層であり、このＮ゛半導体層の下に完全に
重なった形でスイッチングトランジスタのチャネルであ
るＮ−Ｓｋ単結晶層１５、電荷蓄積キャパシタの一方の
電極（第１の電極）となるＮ″Ｓｉ単結晶層１２が存在
する。前記したＮ°半導体層１７で示された領域以外の
全ての部分には電荷蓄積キャパシタのもう一方の電極（
第２の電極）１３が埋め込まれており、同時にこれが各
セルを電気的に分離している。なお、この第２の電極は
多結晶Ｓｔからなる。また、１９は上記スイッチングト
ランジスタのゲート電橋（第３の電極）を兼ねたワード
線であり、２０は酸化膜、２２は上記スイッチングトラ
ンジスタのドレイン電極にコンタクトホール２１を介し
て接続されたビット線（第４の電極）を示している。第
２図において、Ｐ″Ｓｉ単結晶基板ｌＯ上に、Ｐ−３ｉ
単結晶層１１を介して設けられたＮ″Ｓｉ単結晶層１２
があり、これが電荷蓄積キャパシタの一方の電極及びス
イッチング静電誘導トランジスタのソース領域となる。

このＮ″Ｓｉ単結晶層１２を囲むように多結晶Ｓｉ電極
１３が薄い酸化膜１４を介して設けられている。スイッ
チングトランジスタはＮ″Ｓｉ単結晶ＩＪ１２上に設け
られたＮ−Ｓｉ単結晶層１５中の電位ポテンシャルをワ
ードｉ１９に加えられた電圧によって制御することによ
り、オン、オフ動作させる。

ワードｖＡ１９と多結晶Ｓｉ電極１３との間には比較的
厚い酸化膜１８を設けてワード線の寄生容量が少なくな
るようにしている。

第３図は上記したＤＲＡＭのメモリセルの等価回路であ
る。この図において、ＢＬｔ　、　ＢＬｔ−ｔはそれぞ
れｉ番目、ｉ＋１番目のビットライン、札皺はに番目の
ワードラインを示している。また、Ｖ、は多結晶Ｓｉ電
極１３に印加される電圧であり、［１，、Ｑ。

はスイッチング静電誘導トランジスタ、ｃ、、　Ｃ１は
電荷蓄積キャパシタを示している。

ここで、いま、電圧Ｖ、＝ＯＶであり、かつ、Ｑ＋、　
Ｏｘのカットオフ電圧−２ｖとすると、データ（Ｄ書！
込ミ時ニＬ；！　ＶｍＬ＋　＝　５　Ｖ、　　ＶｗＬｌ
ｌ＝　ＯＶとすれば、蓄積キャパシタＣ６に蓄えられる
電荷Ｑｌ１１は、口、。−５・ＣＩになる。

次に、ＶｗＬｍ＝５Ｖとすルト、ＣＩ　ハヒ−／　ト線
から切り離されてＱｌｌｌが０１に保持される。

そのデータを読み出す場合は、ＶｓＬｔ＝ＯＶとしてお
いて、ＶｗＬｍ＝ＯＶとし、Ｌを４通させると、Ｃ１に
番えられていた電Ｍ　Ｑ　＋１がＢＬ、に流れ込み情報
として読み出される。

この動作は本質的には従来用いられている１トランジス
タ１キヤパシタのメモリセルの動作と同じであり、例え
ば、Ｖ、−ＳＶで動作させるようなバリエーションはい
ろいろ考えられる。また、上記の説明ではスイッチング
静電誘電トランジスタをデプレシッンモード（ｄｅｐｌ
ｅｔｉｏｎ　５ｏｄｓ）の特性であるとしたが、デバイ
スの設計によりこれはエンハンスメントモード（ｅｎｈ
ａｎｃｅｍｅｎｔ　ａｂｏｄｅ）にすることも可能であ
る。トランジスタの闇値電圧或いはリーク電流を決める
最大のファクタはＮ−Ｓｉ単結晶層中の不純物濃度ＮＯ
とゲート間隔Ｗであり、これらのＮ、とＷとを小さくす
れば闇値電圧の絶対値、リーク電流ともに小さくなる。

また、ワード線をＰ型多結晶Ｓｉ或いはシリサイドにす
ることでＮ−Ｓｉとのポテンシャルの違いを利用して闇
値電圧を制御することもできる０例えば、Ｐ・多結晶Ｓ
ｉのワード線ではＮ−５ｉと約ＩＶのポテンシャルの違
いがあり、仮に、Ｖｗ＝Ｏでも、実質Ｖ＠＝−ＩＶと同
じ効果がある。

いま、トランジスタをエンハンスメントタイプにするこ
とを考える。Ｐ゛多結晶ＳｉをＷ線としてｖ、＝０とす
ると、この時チャネル部〔第２図のＮ−Ｓｔ単結晶層１
５参照〕が完全に空乏化されチャネルがピンチオフする
には略−１ｖの電圧で空乏層がどれだけ広がるかに対応
している。これは、Ｎ−の濃度Ｎｏが１０”、　１０”
、　１０”／−に対して略０．３μｍ、　　１μｍ、３
μｍになる。従って、これに対応するＷは両側からの空
乏層の広がりを考え０．６μｍ、　　２μｍ、　　６μ
ｍとなる。従って、これを満たす条件、実用的にはＷ≦
１μｍ、Ｎｏ＜１０１Ｓ／ｃｄ程度であればエンハンス
メントタイプとなる。

次に、第１図及び第２図に示したＤＲＡＭのメモリセル
の製造方法について説明する。

まず、ボロン濃度１０”〜１０”／−程度のＰ’Ｓｉ単
結晶基板１０上にボロン濃度ｔｏ”〜１０”／−程度の
Ｐ−ｓｉ単結晶層１１を厚さ約０．５〜１．０μｍエピ
タキシャル成長させ、更に、リン、アンチモン或いはヒ
素濃度が１０＋７〜１０”、／Ｊ程度のＮ’Ｓｉ単結晶
Ｍ１２を厚さ３〜４μｍエピタキシャル成長させた基板
を得る〔第５図（ａ）参照〕。

次に、この基板にフォトリソグラフィー、エツチング技
術を用い所定の形状にその底部がＰ’Ｓｉ単結晶基板１
０に達するように溝を形成する。そして、この溝の形成
時にＳｉ結晶に加えられたダメージを十分回復或いは除
去した後に、このＳｉ基板を酸化し、その表面に約１０
０〜２００人の酸化膜１４を形成し、更に、高ドープ多
結晶Ｓｉを堆積させた多結晶ＳＩＷ極１３を生成した後
に平坦化を行う〔第５図（ｂ）参照〕。

次に、Ｎ″Ｓｉ層表面の酸化膜を除去し、この上にＮ−
５ｔ単結晶層１５をエビタキソヤル成長させ、所定の形
状に加工した後、表面を酸化して、このＮ−Ｓｔ単結晶
層１５の上面及び側面に１００〜２００人の酸化膜１６
を形成する〔第５図（ｃ））。

次に、酸化膜２０の堆積及び平坦化を行い、更に、高ド
ープ多結晶シリコンの堆積、平坦化、フォトリソエツチ
ングを行いワード線１９を形成する。更に、・ｆオン注
入或いは拡散により、Ｎ−３ｉ単結晶層１５の表面にＮ
″Ｓｉ層１７層形７し、酸化膜２０の堆積及び平坦化、
コンタクト穴２１の形成、ＡＩ配線２２の蒸着及びパタ
ーニングを行う〔第５図（ｄ）参照〕。

また、上に述べた方法の他に第５図（ｂ）の状趨まで加
工した後、酸化膜１８′、多結晶５ｉ１９　’の堆積、
バターニング加工等を行い、第６図に示すような構造を
形成してからＮ−９ｉ単結晶層１５をＮ゛Ｓｔ単結晶層
１２上に選択的にエビクキシャル成長させる方法をとる
こともできる。

ここに述べたプロセスは比較的容易な技術だけで達成で
き、従って、量産性にも優れている。また、本発明にお
いては、例えば、第１図に示したコンタクト穴２１の大
きさを０．５〜０．７５μｍ！とするとセル面積は３．
９４μｍ２となる。なお、図から明らかなように、コン
タクト穴の大きさはトランジスタのドレイン（Ｎ’　Ｓ
ｉ層）１７０大きさと同じでも良く、合わせ余裕もいら
ないので、この時は最小寸法は１．２５μｍにすること
ができ、それでもセル面積は３．９４μｍ１に保てる。

なお、第１図のワード線１９の線幅が細かい部分がある
が、これは自己整合的に作ることができるので問題にな
らない。

更に、本発明においてはＰ型華結晶Ｓｉ基板上にＮ”Ｓ
ｉエピタキシャル層を形成したが、このエピタキシャル
層はＮ°拡散層であっても何ら問題ない、また、セルプ
レート電極及びワード線も低抵抗多結晶Ｓｉ以外に高融
点金属或いはシリサイドを用いることもできる。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果） 以上、詳細に説明したように、本発明によれば、以下の
ような効果を奏することができる。

（１）電荷蓄＃Ｒ領域をＰ゛単結晶基板上のＮ゛単結晶
層に設け、セルプレートを溝の中に埋め込んで全てのセ
ルに共通になるように構成し、更に、電荷蓄ＪＲｅＭ域
の真上にスイッチングトランジスタを設けるようにした
ので、セルプレートの占有部分がそのままセル分離部分
として働き、特別に素子分離領域を設ける必要がなくな
り、また、スイフチングトランジスタも平面的には面積
を必要としないので、高密度のメモリセルアレイを提供
することができる。

（２）Ｐ”単結晶基板とＮ″単結晶層の間にＰ−単結晶
層を設けたことで電荷蓄積層と基板との耐圧の向上を図
ることができる。

（３）セルプレートがＰ°単結晶基板まで到達する溝に
埋め込まれているのでセル間のリークが小さい。

（４）セルプレートとして低抵抗多結晶Ｓｉ或いは金属
を用いることができるので、セル間の電位変動による干
渉がない。

（５）上記（３）　と（４）に加え、Ｐ゛単結晶基板を
用いるのでソフトエラーに対しても強い。

（６）スイッチングトランジスタ（トランスファゲート
）として静電誘電型トランジスタを用いたので、ゲート
の加工が容易である。

（７）製造プロセスを比較的容易に構成することができ
、設計ルールがゆるくても小さなセルを得ることができ
る。

（８）絶縁ゲート型静電誘電トランジスタを用いたので
、トランスファゲートの入力インピーダンスを大きくす
ることができ、低電力化を図ることができる。

（９）設計条件を適切に選ぶことにより、トランスファ
ゲートトランジスタをエンハンスメント型トランジスタ
に構成でき、回路設計を容易にすることができる。

【図面の簡単な説明】

第１図は本発明に係るＤＲＡＭのメモリセルの上面図、
第２図は第１図のト］線断面図、第３図は本発明のＤＲ
ＡＭのメモリセルの回路図、第４図は従来のＤＲＡＭの
メモリセルの断面図、第５図は本発明に係るＤＲＡＭの
メモリセルの製造工程断面図、第６図は本発明の他の実
施例を示すＤＲＡＭのメモリセルの部分製造工程断面図
である。 １０・・・Ｐ”Ｓｉ単結晶基板、１１・・・Ｐ−３ｌ単
結晶層、１２・・・第１の電極（Ｎ″Ｓｉ単結晶層）、
１３・・・第２の電極（多結晶Ｓｔ電極）　、１４．１
６・・・薄い酸化膜、１５・・・Ｎ−３ｔ単結晶層（ス
イッチングトランジスタのチャネル’）　、１７−・・
Ｎ９半導体層（スイッチングトランジスタのドレイン）
　、１８．２０・・・酸化膜、１９・・・第３の電極ニ
スイツチングトランジスタのゲート電極（ワード線）、
２１・・・コンタクト穴、２２．２２’・・・第４の電
極：＾ｌ配線（ビット線）。

Claims (5)

【特許請求の範囲】
1. （１）、 （ａ）第１の導電型の低抵抗半導体単結晶基板上に第１
   の導電型を有する薄い第１の高抵抗半導体単結晶層を介
   して選択的に形成された第２の導電型の低抵抗半導体単
   結晶層からなる第１の電極と、該第１の電極、前記半導
   体単結晶基板から薄い絶縁膜により電気的に分離され、
   かつ前記第１の電極の側面を囲むように形成された導電
   層からなる第２の電極とを設け、前記第１の電極、前記
   絶縁膜及び前記第２の電極によって記憶電荷蓄積用コン
   デンサを形成し、 （ｂ）前記半導体単結晶基板上にそれぞれ分離して配列
   された前記第１の電極に対し、前記第２の電極は前記第
   １の電極以外の領域を覆うように形成し、それぞれのセ
   ルにおける前記第２の電極は各セルに共通になるように
   電気的に、かつ、形状的につながり、更に、前記第１の
   電極の表面と前記第２の電極の表面とは略平坦になるよ
   うに形成し、（ｃ）前記第１の電極上に第２の導電型を
   有する第２の高抵抗半導体単結晶層を選択的に形成し、
   該第２の高抵抗半導体単結晶層の側面の一部に薄い絶縁
   膜を介し、該第２の高抵抗半導体単結晶層の周囲を取り
   囲むように第３の電極を設け、更に、該第３の電極と前
   記第２の電極との間には絶縁膜を形成し、 （ｄ）前記第２の高抵抗半導体単結晶層上に第２の導電
   型の低抵抗半導体層を有し、該低抵抗半導体層、前記第
   ２の高抵抗半導体単結晶層及び前記第３の電極を覆うよ
   うに形成された絶縁膜を設け、該絶縁膜に形成されたコ
   ンタク穴を通じ前記低抵抗半導体層を第４の電極と接続
   するようにしたことを特徴とする半導体記憶装置。
2. （２）前記第３の電極をワード線、前記第４の電極をビ
   ット線とし、メモリセルを構成するようにしたことを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記のメモリセルをＸＹ方向にそれぞれｍ個、ｎ
   個ずつ配列した場合、ある任意のｌ番目のＸに対応する
   Ｙ方向のメモリセル列に対し、それぞれのメモリセルの
   前記第４の電極が全て接続され、ある任意のｋ番目のＹ
   に対応するＸ方向のメモリセル列に対し、それぞれのメ
   モリセルの前記第３の電極が全て接続されるようにした
   ことを特徴とする特許請求の範囲第２項記載の半導体記
   憶装置。
4. （４）前記第３の電極として第１の導電型を有する多結
   晶シリコンを用いるようにしたことを特徴とする特許請
   求の範囲第１項又は第２項記載の半導体記憶装置。
5. （５）前記第２の高抵抗半導体単結晶層の短辺方向の長
   さを１μｍ以下、かつ、該第２の高抵抗半導体単結晶中
   の添加不純物濃度を１０＾１＾５／ｃｍ＾３以下とする
   ことを特徴とする特許請求の範囲第４項記載の半導体記
   憶装置。